【正文】 U2: COUNTER6 PORT MAP( CLK=C1,RESET=RESET, DIN=DINS(6 DOWNTO 4),DOUT=DOUTSH,C=C2)。 U6: DECODER PORT MAP( DIN = DOUTSL,DOUT = SECONDL)。 U10: DECODER PORT MAP( DIN = RDOUTL(3 DOWNTO 0),DOUT = HOURL)。從秒的個位開始自加一， 加到九時，在下一個時鐘來臨是個位清零又開始自加一，并向秒的十位進(jìn)一， 秒的十位加到六就向分的個位進(jìn)一，秒的十位清零又開始計數(shù)，分的個位加到十就向分的十位進(jìn)一，分的十位清零又開始計數(shù)，分的十位加到六就向時進(jìn)一，時加到二十四自清 零。 在此次的數(shù)字鐘設(shè)計過程中，我更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。再次感謝陳老師的指導(dǎo)！ 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 17 參 考 文 獻(xiàn) [1] 劉愛榮，王振成 .EDA技術(shù)與 CPLD/FPGA開發(fā)應(yīng)用簡明教程 [M].清華大學(xué)出版社， 2020. [2] 陳忠平，高金定，高見芳 .基于 QuuartusⅡ的 FPGA/CPLD 設(shè)計與實(shí)踐 [M].電子工業(yè)出版社， 2020. [3] 劉君，常明，秦娟 .基于硬件描述語言（ VHDL）的數(shù)字時鐘設(shè)計 [J].天津理工大學(xué)學(xué)報，2020:第 23卷 第 4期， 4041. [4] 王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL設(shè)計 [M].機(jī)械工業(yè)出版社 ,2020:2865. 。并能根據(jù)仿真結(jié)果分析設(shè)計的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 雖然在設(shè)計程序時具備一定的有點(diǎn)，同時也有一定的缺點(diǎn)，比如說延時的問題，這使得時鐘在實(shí)際運(yùn)行時并不十分精確。 END BEHAVIORAL。 U8: DECODER PORT MAP( DIN = DOUTML,DOUT = MINUTEL)。 U4: COUNTER6 PORT MAP( CLK=C3,RESET=RESET, DIN=DINM(6 DOWNTO 4),DOUT=DOUTMH, C=C4)。 將時鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 U0: DIV PORT MAP(CLK=CLK,RESET=RESET,F=CLK1HZ)。amp。amp。 SIGNAL RDOUTH:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL DOUTSL,DOUTML:STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT DECODER IS PORT (DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 C: OUT STD_LOGIC)。 COMPONENT COUNTER6 IS PORT ( CLK : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 F : OUT STD_LOGIC)。 分鐘高位輸出 HOURL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。時鐘預(yù)置 SECONDL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 1HZ RESET : IN STD_LOGIC。 USE 。 END PROCESS。7 WHEN 1000 = DOUT=0000000。3 WHEN 0100 = DOUT=1001100。 ARCHITECTURE BEHAVIORAL OF DECODER IS BEGIN PROCESS(DIN) BEGIN CASE DIN IS WHEN 0000 = DOUT=0000001。 USE 。 譯碼器模塊 將時、分、秒個位的輸出譯為七段輸出。 END IF。 END IF。139。 THEN COUNT1 = DIN(3 DOWNTO 0)。 BEGIN DOUTL = COUNT1。 DOUTH :OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 ENTITY COUNTER24 IS PORT ( CLK : IN STD_LOGIC。 二十四進(jìn)制計數(shù)器模塊 對時進(jìn)行計數(shù)，計滿 24 便變?yōu)?0. 二十四進(jìn)制計數(shù)器的邏輯框圖如圖 7 所示： 圖 7 二十四進(jìn)制計數(shù)器模塊 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 9 二十四進(jìn)制計數(shù)器程序： LIBRARY IEEE。 END IF。139。 C=39。 BEGIN DOUT = COUNT。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 十進(jìn)制計數(shù)器模塊 對秒和分的個位進(jìn)行計數(shù)，計滿 10 便變?yōu)?0，并產(chǎn)生進(jìn)位。 END IF。139。 C=39。 攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 7 BEGIN DOUT = COUNT。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 USE 。 六進(jìn)制計數(shù)器模塊 對秒和分的十位進(jìn)行計數(shù)，計數(shù)滿六便變?yōu)?0，產(chǎn)生進(jìn)位。 END IF。 Q=0。139。) THEN IF(RESET=39。 ARCHITECTURE ART OF DIV IS SIGNAL Q: INTEGER RANGE 0 TO 10。 USE 。 圖 3 秒信號產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準(zhǔn)確 的 12MHz 的方波信號，其輸出至分頻電路。 各模塊的模塊圖和功能 分頻器模塊 晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了攀枝花學(xué)院課程設(shè)計論文 數(shù)字鐘的設(shè)計 5 數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。如果仿真結(jié)果達(dá)不到設(shè)計要求，就修改 VHDL 源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計要求。一般的設(shè)計，也可略去這一步驟。一般情況下，這一仿真步驟可略去。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。高層次設(shè)計只是定義系統(tǒng)的行為特征，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn) 化變得輕而易舉。秒計數(shù)器