【正文】 的結(jié)果， 這使 最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。 VHDL 語(yǔ)言 VHDL 是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫(xiě)簡(jiǎn)稱，其英文全名是 VeryHigh Speed Integrated Circuit Hardware Description Language。應(yīng) 用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 VHDL 語(yǔ)言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級(jí)別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將 成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。然后利用原理圖輸入方式或 文本輸入方式進(jìn)行設(shè)計(jì)輸入 。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 8 第 2 章 、 數(shù)字頻率計(jì)的設(shè)計(jì) 設(shè)計(jì)背影 隨著數(shù)字電路應(yīng)用越來(lái)越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足 系統(tǒng)功能的要 求，而且隨著系統(tǒng)復(fù)雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長(zhǎng)，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。設(shè)閘門(mén)寬度為 T，計(jì)數(shù)值為 N，則這種測(cè) 量方法的頻率測(cè)量值為： 測(cè)量誤差主要決定于閘門(mén)時(shí)間 T 和計(jì)數(shù)和計(jì)數(shù)器計(jì)得的數(shù)的準(zhǔn)確度，因此， 總誤差可以采用分項(xiàng)誤差絕對(duì)值線性相加來(lái)表示，即： 其中， 是最大量化誤差的相對(duì)值， ， 的產(chǎn)生是由于測(cè)頻時(shí)，閘門(mén)的開(kāi)啟時(shí)刻與計(jì)數(shù)脈沖之間的時(shí)間關(guān)系不相關(guān)造成的，即在相同的主門(mén)開(kāi)啟時(shí)間內(nèi)，計(jì)數(shù)器所得的數(shù)并不一定相同。 1個(gè)數(shù)字誤差，在忽略 標(biāo)準(zhǔn)頻率信號(hào)自身誤差的情況下，測(cè)量精度為： 由上可知：直接測(cè)頻方法的優(yōu)點(diǎn)是：測(cè)量方便，讀數(shù)直接，在比較寬的頻 率范圍內(nèi)能夠獲得較高的測(cè)量精度。 多周期同步測(cè)頻法還是沒(méi)能夠是時(shí)基信號(hào)與被測(cè)信號(hào)以及閘門(mén)信號(hào)三者同步，從而產(chǎn)生的時(shí)基信號(hào)的177。多周期 同步法精度較高的一種。 的 設(shè)計(jì)實(shí)現(xiàn) 本設(shè)計(jì)采用了直接測(cè)量法，在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。 TESTCTL 并能對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA使能端進(jìn)行同步控制：當(dāng) TSTEN 高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。 為了實(shí)現(xiàn)系統(tǒng)功能，測(cè)頻控制信 號(hào)發(fā)生器 TESTCTL、計(jì)數(shù)器 CNT鎖存器 REG32B 存在一個(gè)工作時(shí)序的問(wèn)題，設(shè)計(jì)時(shí)需要綜合考慮。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CLR_CNT1 : STD_LOGIC。 U5: CNT10 PORT MAP(COUT3,CLR_CNT1,TSTEN1,OUTY4,COUT4)。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 根據(jù) 8 位數(shù)字頻率計(jì)的頂層模塊描述各模塊 VHDL 源程序?yàn)椋? 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 14 測(cè)頻控制信號(hào)模塊 TESTCTL： 脈沖同步檢測(cè)電路是本設(shè)計(jì)中提高測(cè)量精度的關(guān)鍵電路，如果把它集成在 FPGA 器件中，很難達(dá)到測(cè)頻精度的要求，因此本模塊電路的設(shè)計(jì)采用 74SXX 的高 速器件來(lái)進(jìn)行設(shè)計(jì)，可以使相檢誤差控制在幾個(gè) ns。根據(jù)公式（ ）得 : 當(dāng) T0為 1S 時(shí)，其精度可達(dá)到 108，再減小相位重合誤差，則可提高頻率計(jì)的精確度 。 輸出鎖存信號(hào) END TESTCTL。 PROCESS (CLK, Div2CLK) BEGIN IF CLK = 39。 END IF。只有異步清零端 （ clr）為低電平，并且計(jì)數(shù)使能端為高電平，有上升沿到來(lái)時(shí)，計(jì)數(shù)器才開(kāi)始計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)滿時(shí)，進(jìn)位輸出為高電平。 清零信號(hào) ENA : IN STD_LOGIC。 清零 ELSIF CLK39。 END IF。 END PROCESS。 ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 END IF。如果除法運(yùn)算未完成，則處于等待狀態(tài)，完成了則開(kāi)始轉(zhuǎn)換，首先把二進(jìn)制基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 18 數(shù)送入暫存器 a, a00~a09 清零，當(dāng)時(shí)鐘上升沿到來(lái)時(shí)，如果 a 大于 999999999 時(shí)，則 a 自減1000000000，同時(shí) a00 自加 1，如果 a 大于 99999999 時(shí)，則 a 自減 100000000，同時(shí) a01 自加 1，如此下去，直到 a9,則停止計(jì)算，同時(shí)把 a的值賦給 a09。當(dāng)測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 的 TSTEN 端為高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)，在停止計(jì)數(shù)期間，測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 的 Load 端產(chǎn)生一個(gè)上升沿，將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn) 32 位鎖存器 REG32B 中，并由 8 個(gè) 7 段譯碼器將計(jì)數(shù)結(jié)果譯出穩(wěn)定顯示。CHECK CLK 為待測(cè)的外部時(shí)鐘信號(hào) 。 本系統(tǒng)使用的專用配置芯片 EP1C3T144C8 作為硬件電路 ， 能夠用 MAX+PLUS II 自帶的編程器進(jìn)行下載。 經(jīng) 過(guò) 實(shí)際電路測(cè)試，該系統(tǒng)系統(tǒng)性能可靠，而且具有低功耗的特點(diǎn)。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路 ASIC 的 設(shè)計(jì)成本不斷降低。其語(yǔ)言通俗易懂，開(kāi)發(fā)容易，從而可以大大縮短。伴隨著 IC 技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化 (Electronic DesignAutomation， EDA)己經(jīng)逐漸成為重要設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。 本文選用 Altera 公司的可編程邏輯器件 EP1C3T144C8 作為硬件電路。既保證了頻率測(cè)量精度滿足系統(tǒng)預(yù) 定的要求，又使得系統(tǒng)在高頻階段不會(huì)由于基準(zhǔn)時(shí)鐘頻率的限制而使測(cè)頻精度達(dá)不到應(yīng)有的水平。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 20 第 四 章 、基于 EDA 的數(shù)字頻率計(jì)硬件 設(shè)計(jì) 把 上述 各程序經(jīng)過(guò)編譯以后，生成模塊，通過(guò)建立頂層文件，調(diào)用這些模塊，完成電路的連接來(lái)實(shí)現(xiàn)，具體的電路圖如圖 41所示： 整個(gè)頻率計(jì)系統(tǒng)有四個(gè)輸入信號(hào)，分別為系統(tǒng)基準(zhǔn)時(shí)鐘信號(hào) BASE CLK,被測(cè)時(shí)鐘信號(hào)CHEC 玫 CLK、系統(tǒng)復(fù)位信號(hào) RESET(高電平有效 )和開(kāi)始測(cè)量脈沖信號(hào) SYS_ START。最后通過(guò)編程電纜，將所設(shè)計(jì)的內(nèi)容下載到 CPLD器件中，進(jìn)行實(shí)物仿真。由于轉(zhuǎn)換電 路對(duì)速度沒(méi)有要求，為節(jié)省硬件資源，轉(zhuǎn)換電路由時(shí)序邏輯電路構(gòu)成，由時(shí)鐘控 制轉(zhuǎn)換過(guò)程的進(jìn)行。139。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 17 圖 36 鎖存器仿真圖 32 位鎖存模塊 REG32B 源程序?yàn)椋? LIBRARY IEEE。039。 ELSE CQI = 0000。139。 ENTITY CNT10 IS 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 16 PORT (CLK : IN STD_LOGIC。它具有計(jì)數(shù)使能端（ ena）、異步清零端 (clr)、時(shí)鐘輸入端 (clk)、進(jìn)位輸出端 (ov) 等。 ELSE CLR_CNT = 39。 END IF。 計(jì)數(shù)器時(shí)鐘使能 CLR_CNT : OUT STD_LOGIC。這樣以來(lái)，使測(cè)量精度得到大大的改善。 采用 VHDL 描述數(shù)字頻率計(jì)的電路時(shí)，根據(jù)數(shù)字頻率計(jì)系統(tǒng)框圖，按照自頂向下的設(shè)計(jì)思路，編寫(xiě)各個(gè)模塊的 VHDL 源程序，最后再對(duì)各個(gè)模塊進(jìn)行組合。 U11 : REG32B PORT MAP(LOAD1,OUTY2,DOUT(7 DOWNTO 4))。 U3: CNT10 PORT MAP(COUT1,CLR_CNT1,TSTEN1,OUTY2,COUT2)。 END COMPONENT。 CLR : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。當(dāng)高電平時(shí)允許計(jì)數(shù)，低電平時(shí)禁止計(jì)數(shù)。 其中 TESTCTL 為測(cè)頻控制信號(hào)發(fā)生器模塊 ，如圖 31所示。 大量的工作 人員在改進(jìn)、創(chuàng)造 新的測(cè)頻原理、方法和儀器，以便以更高的精度、速度，自動(dòng)進(jìn)行測(cè)量和 數(shù)據(jù)處理， 并向多功能、小型化、高性價(jià)比方向發(fā)展。內(nèi)插法和游標(biāo)法都是采用模擬的 方法，雖然精度提高了，但是電路設(shè)計(jì)卻很復(fù)雜。 圖 21 多周期同步測(cè)頻原理框圖 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 10 圖 22 多周期同步測(cè)頻原理波形圖 測(cè)量時(shí)，首先預(yù)置閘門(mén)開(kāi)啟信號(hào)，此時(shí)計(jì)數(shù)器并不計(jì)數(shù)，等被測(cè)信號(hào)上升沿 到來(lái)時(shí)，觸發(fā)器輸出計(jì)數(shù)允許信號(hào)（實(shí)際閘門(mén)信號(hào)），計(jì)數(shù)器 1對(duì)標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)， 計(jì)數(shù)器 2對(duì)被測(cè)信號(hào)計(jì)數(shù)，預(yù)置閘門(mén)關(guān)閉時(shí)，計(jì)數(shù)器并不立即結(jié)束計(jì)數(shù)，而是 等 到被測(cè)信號(hào)上升沿到來(lái)時(shí)才停止計(jì)數(shù)，完成測(cè)量過(guò)程。 1個(gè)數(shù)字誤 差對(duì)測(cè)量結(jié)果影響減小，測(cè)量準(zhǔn)確度越高。為了準(zhǔn)確的測(cè)出頻率的多少，人們研究出了很多測(cè)頻率的方法。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 7 圖 12用 MAX+PLUS II 開(kāi)發(fā) FPGA 的流程示意圖 MAX+PLUS II 借助 EDIF 網(wǎng)表文件， SRAM 目標(biāo)文件 (.sof) , LPM, VerilogHDL 和 VHDL能與 Candence, Mentor Graphics, OrCAD, Synopsys, Synplicity 和 Viewlogi 等公司提供的其它多種 EDA 工具接口。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中 (如 FPGA 芯片 )，做成 ASIC 芯片。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu) 化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門(mén)級(jí)網(wǎng)表。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后， 其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。但這種結(jié)構(gòu)要么利用率不高，要么不完全符合設(shè)計(jì)者的需要。 用 FPGA/CPLD 開(kāi)發(fā)的優(yōu)缺點(diǎn) 基于 EDA 技術(shù)的 FPGA/CPLD 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。 設(shè)計(jì)的第三步是綜合，將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤(pán)、或軟盤(pán)中。 FPGA是由掩膜可編程門(mén)陣列 (MPGA)和可編程邏輯器件二者演變而來(lái)的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門(mén)陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。隨著微電子技術(shù)的飛速進(jìn)步，電子學(xué)進(jìn)入了一個(gè)嶄新的時(shí)代。過(guò)去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上的程式，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。 EDA 的發(fā)展 階段及特點(diǎn) EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。由于這類器件可以通過(guò)軟件編程而對(duì)其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。Nixietube scanning demonstration。 本 文首先綜述了 EDA 技術(shù)的發(fā)展概況， FPGA/CPLD 開(kāi)發(fā)的流程、優(yōu)缺點(diǎn)， VHDL 語(yǔ)言 ，MAX+pLUS II 簡(jiǎn)介 ； 然后介紹了頻率測(cè)量的一般原理，接著使用 EDA 技術(shù)，用 VHDL 語(yǔ)言完成了數(shù)字頻率計(jì)系統(tǒng)的 軟件、硬件 設(shè)計(jì)工作 ； 最后介紹了 EDA 技術(shù)的前沿發(fā)展趨勢(shì)及 其展望 。 EDA 的一個(gè)重要特征就是使用硬件描述語(yǔ)言 (HDL)來(lái)完成的設(shè)計(jì)文件， 它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計(jì)算機(jī)科學(xué)領(lǐng)域的大 多數(shù)最新研究成果，以高性能的計(jì)算機(jī)作為工作平臺(tái)，促進(jìn)了工程發(fā)展，在 電子設(shè)計(jì)領(lǐng)域受到了廣泛的接受。 Frequency measurement。這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來(lái)極大的靈活性。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過(guò)程如同完成軟件設(shè)計(jì)一樣方便和高效。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 3 90 年代出現(xiàn)了以自動(dòng)綜合器和硬件描述語(yǔ)言為基礎(chǔ)，全面支持電子設(shè)計(jì)自動(dòng)化的ESDA(電子系統(tǒng)設(shè)計(jì)自動(dòng)化 )，即高級(jí) EDA 階段 ， 也就是目前常說(shuō)的 EDA。 電子設(shè)計(jì)專家認(rèn)為，單片機(jī)時(shí)代已經(jīng)結(jié)束，未來(lái)將是 EDA 的時(shí)代，這是極具深刻洞察力的明世之言。它采用全局金屬互