【正文】 的結(jié)果， 這使 最終設計和原始設計之間在邏輯實現(xiàn)和時延方面具有一定的差異。 VHDL 語言 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，其英文全名是 VeryHigh Speed Integrated Circuit Hardware Description Language。應 用 VHDL 進行工程設計的優(yōu)點是多方面的。 VHDL 語言在硬件設計領域的作用將與 C 和 C++在軟件設計領域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將 成為數(shù)字系統(tǒng)設計領域中所有技術(shù)人員必須掌握的一種語言。然后利用原理圖輸入方式或 文本輸入方式進行設計輸入 。 基于 EDA 的八位數(shù)字頻率計的設計 8 第 2 章 、 數(shù)字頻率計的設計 設計背影 隨著數(shù)字電路應用越來越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足 系統(tǒng)功能的要 求，而且隨著系統(tǒng)復雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。設閘門寬度為 T，計數(shù)值為 N，則這種測 量方法的頻率測量值為： 測量誤差主要決定于閘門時間 T 和計數(shù)和計數(shù)器計得的數(shù)的準確度，因此， 總誤差可以采用分項誤差絕對值線性相加來表示，即： 其中， 是最大量化誤差的相對值， ， 的產(chǎn)生是由于測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系不相關(guān)造成的，即在相同的主門開啟時間內(nèi)，計數(shù)器所得的數(shù)并不一定相同。 1個數(shù)字誤差，在忽略 標準頻率信號自身誤差的情況下，測量精度為： 由上可知：直接測頻方法的優(yōu)點是：測量方便，讀數(shù)直接，在比較寬的頻 率范圍內(nèi)能夠獲得較高的測量精度。 多周期同步測頻法還是沒能夠是時基信號與被測信號以及閘門信號三者同步，從而產(chǎn)生的時基信號的177。多周期 同步法精度較高的一種。 的 設計實現(xiàn) 本設計采用了直接測量法，在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)。 TESTCTL 并能對頻率計的每一計數(shù)器 CNT10 的 ENA使能端進行同步控制：當 TSTEN 高電平時允許計數(shù)、低電平時停止計數(shù)。 為了實現(xiàn)系統(tǒng)功能，測頻控制信 號發(fā)生器 TESTCTL、計數(shù)器 CNT鎖存器 REG32B 存在一個工作時序的問題，設計時需要綜合考慮。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計的設計 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CLR_CNT1 : STD_LOGIC。 U5: CNT10 PORT MAP(COUT3,CLR_CNT1,TSTEN1,OUTY4,COUT4)。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 根據(jù) 8 位數(shù)字頻率計的頂層模塊描述各模塊 VHDL 源程序為： 基于 EDA 的八位數(shù)字頻率計的設計 14 測頻控制信號模塊 TESTCTL： 脈沖同步檢測電路是本設計中提高測量精度的關(guān)鍵電路，如果把它集成在 FPGA 器件中，很難達到測頻精度的要求，因此本模塊電路的設計采用 74SXX 的高 速器件來進行設計，可以使相檢誤差控制在幾個 ns。根據(jù)公式（ ）得 : 當 T0為 1S 時，其精度可達到 108，再減小相位重合誤差，則可提高頻率計的精確度 。 輸出鎖存信號 END TESTCTL。 PROCESS (CLK, Div2CLK) BEGIN IF CLK = 39。 END IF。只有異步清零端 （ clr）為低電平，并且計數(shù)使能端為高電平，有上升沿到來時，計數(shù)器才開始計數(shù)，當計數(shù)器計滿時，進位輸出為高電平。 清零信號 ENA : IN STD_LOGIC。 清零 ELSIF CLK39。 END IF。 END PROCESS。 ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 END IF。如果除法運算未完成，則處于等待狀態(tài)，完成了則開始轉(zhuǎn)換，首先把二進制基于 EDA 的八位數(shù)字頻率計的設計 18 數(shù)送入暫存器 a, a00~a09 清零，當時鐘上升沿到來時，如果 a 大于 999999999 時，則 a 自減1000000000，同時 a00 自加 1，如果 a 大于 99999999 時，則 a 自減 100000000，同時 a01 自加 1，如此下去，直到 a9,則停止計算，同時把 a的值賦給 a09。當測頻控制信號發(fā)生器 TESTCTL 的 TSTEN 端為高電平時允許計數(shù)、低電平時停止計數(shù)，在停止計數(shù)期間，測頻控制信號發(fā)生器 TESTCTL 的 Load 端產(chǎn)生一個上升沿，將計數(shù)器在前 1 s 的計數(shù)值鎖存進 32 位鎖存器 REG32B 中，并由 8 個 7 段譯碼器將計數(shù)結(jié)果譯出穩(wěn)定顯示。CHECK CLK 為待測的外部時鐘信號 。 本系統(tǒng)使用的專用配置芯片 EP1C3T144C8 作為硬件電路 ， 能夠用 MAX+PLUS II 自帶的編程器進行下載。 經(jīng) 過 實際電路測試，該系統(tǒng)系統(tǒng)性能可靠，而且具有低功耗的特點。集成電路設計正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路 ASIC 的 設計成本不斷降低。其語言通俗易懂，開發(fā)容易，從而可以大大縮短。伴隨著 IC 技術(shù)的發(fā)展，電子設計自動化 (Electronic DesignAutomation， EDA)己經(jīng)逐漸成為重要設計手段，其廣泛應用于模擬與數(shù)字電路系統(tǒng)等許多領域。 本文選用 Altera 公司的可編程邏輯器件 EP1C3T144C8 作為硬件電路。既保證了頻率測量精度滿足系統(tǒng)預 定的要求，又使得系統(tǒng)在高頻階段不會由于基準時鐘頻率的限制而使測頻精度達不到應有的水平。 基于 EDA 的八位數(shù)字頻率計的設計 20 第 四 章 、基于 EDA 的數(shù)字頻率計硬件 設計 把 上述 各程序經(jīng)過編譯以后，生成模塊，通過建立頂層文件，調(diào)用這些模塊，完成電路的連接來實現(xiàn)，具體的電路圖如圖 41所示： 整個頻率計系統(tǒng)有四個輸入信號，分別為系統(tǒng)基準時鐘信號 BASE CLK,被測時鐘信號CHEC 玫 CLK、系統(tǒng)復位信號 RESET(高電平有效 )和開始測量脈沖信號 SYS_ START。最后通過編程電纜，將所設計的內(nèi)容下載到 CPLD器件中，進行實物仿真。由于轉(zhuǎn)換電 路對速度沒有要求，為節(jié)省硬件資源，轉(zhuǎn)換電路由時序邏輯電路構(gòu)成，由時鐘控 制轉(zhuǎn)換過程的進行。139。 基于 EDA 的八位數(shù)字頻率計的設計 17 圖 36 鎖存器仿真圖 32 位鎖存模塊 REG32B 源程序為： LIBRARY IEEE。039。 ELSE CQI = 0000。139。 ENTITY CNT10 IS 基于 EDA 的八位數(shù)字頻率計的設計 16 PORT (CLK : IN STD_LOGIC。它具有計數(shù)使能端（ ena）、異步清零端 (clr)、時鐘輸入端 (clk)、進位輸出端 (ov) 等。 ELSE CLR_CNT = 39。 END IF。 計數(shù)器時鐘使能 CLR_CNT : OUT STD_LOGIC。這樣以來，使測量精度得到大大的改善。 采用 VHDL 描述數(shù)字頻率計的電路時，根據(jù)數(shù)字頻率計系統(tǒng)框圖，按照自頂向下的設計思路，編寫各個模塊的 VHDL 源程序，最后再對各個模塊進行組合。 U11 : REG32B PORT MAP(LOAD1,OUTY2,DOUT(7 DOWNTO 4))。 U3: CNT10 PORT MAP(COUT1,CLR_CNT1,TSTEN1,OUTY2,COUT2)。 END COMPONENT。 CLR : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。當高電平時允許計數(shù)，低電平時禁止計數(shù)。 其中 TESTCTL 為測頻控制信號發(fā)生器模塊 ，如圖 31所示。 大量的工作 人員在改進、創(chuàng)造 新的測頻原理、方法和儀器，以便以更高的精度、速度，自動進行測量和 數(shù)據(jù)處理， 并向多功能、小型化、高性價比方向發(fā)展。內(nèi)插法和游標法都是采用模擬的 方法，雖然精度提高了，但是電路設計卻很復雜。 圖 21 多周期同步測頻原理框圖 基于 EDA 的八位數(shù)字頻率計的設計 10 圖 22 多周期同步測頻原理波形圖 測量時，首先預置閘門開啟信號，此時計數(shù)器并不計數(shù)，等被測信號上升沿 到來時，觸發(fā)器輸出計數(shù)允許信號（實際閘門信號），計數(shù)器 1對標準信號計數(shù)， 計數(shù)器 2對被測信號計數(shù)，預置閘門關(guān)閉時，計數(shù)器并不立即結(jié)束計數(shù)，而是 等 到被測信號上升沿到來時才停止計數(shù)，完成測量過程。 1個數(shù)字誤 差對測量結(jié)果影響減小，測量準確度越高。為了準確的測出頻率的多少，人們研究出了很多測頻率的方法。 基于 EDA 的八位數(shù)字頻率計的設計 7 圖 12用 MAX+PLUS II 開發(fā) FPGA 的流程示意圖 MAX+PLUS II 借助 EDIF 網(wǎng)表文件， SRAM 目標文件 (.sof) , LPM, VerilogHDL 和 VHDL能與 Candence, Mentor Graphics, OrCAD, Synopsys, Synplicity 和 Viewlogi 等公司提供的其它多種 EDA 工具接口。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 FPGA 芯片 )，做成 ASIC 芯片。 （ 4）對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu) 化，并自動的把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后， 其他的設計就可以直接調(diào)用這個實體。但這種結(jié)構(gòu)要么利用率不高，要么不完全符合設計者的需要。 用 FPGA/CPLD 開發(fā)的優(yōu)缺點 基于 EDA 技術(shù)的 FPGA/CPLD 器件的開發(fā)應用可以從根本上解決 MCU 所遇到的問題。 設計的第三步是綜合，將軟件設計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。在系統(tǒng)不加電時，編程數(shù)據(jù)存儲在 EPROM、硬盤、或軟盤中。 FPGA是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。隨著微電子技術(shù)的飛速進步，電子學進入了一個嶄新的時代。過去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設計方法是采用自底而上的程式，設計者先對系統(tǒng)結(jié)構(gòu)分塊，直接進行電路級的設計。 EDA 的發(fā)展 階段及特點 EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個階段。由于這類器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和工作方式進行重構(gòu)，使得硬件的設計可以如同軟件設計那樣方便快捷。Nixietube scanning demonstration。 本 文首先綜述了 EDA 技術(shù)的發(fā)展概況， FPGA/CPLD 開發(fā)的流程、優(yōu)缺點， VHDL 語言 ，MAX+pLUS II 簡介 ； 然后介紹了頻率測量的一般原理，接著使用 EDA 技術(shù)，用 VHDL 語言完成了數(shù)字頻率計系統(tǒng)的 軟件、硬件 設計工作 ； 最后介紹了 EDA 技術(shù)的前沿發(fā)展趨勢及 其展望 。 EDA 的一個重要特征就是使用硬件描述語言 (HDL)來完成的設計文件， 它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，它吸收了計算機科學領域的大 多數(shù)最新研究成果，以高性能的計算機作為工作平臺，促進了工程發(fā)展，在 電子設計領域受到了廣泛的接受。 Frequency measurement。這些器件為數(shù)字系統(tǒng)的設計帶來極大的靈活性。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。 基于 EDA 的八位數(shù)字頻率計的設計 3 90 年代出現(xiàn)了以自動綜合器和硬件描述語言為基礎，全面支持電子設計自動化的ESDA(電子系統(tǒng)設計自動化 )，即高級 EDA 階段 ， 也就是目前常說的 EDA。 電子設計專家認為，單片機時代已經(jīng)結(jié)束，未來將是 EDA 的時代，這是極具深刻洞察力的明世之言。它采用全局金屬互