【正文】 NTO 0)。 END IF。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。然后再把 a00~a09 相并后送給 bcd 則得到 10 位 BCD 碼輸出。RESET 作為系統(tǒng)復位信號，用于對整個系統(tǒng)的復位工作，一般在開始一次新的頻率測量之前，都需對系統(tǒng)進行一次復位操作 。 在設(shè)計中采用了兩個同步測周期的 32位計數(shù)器 ,因此無需選擇量程便可實現(xiàn)寬頻高精度的頻率測量 ,并在 FPGA中實現(xiàn)系統(tǒng)集成。這樣可以有更 多的人加入到電子行業(yè)。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 22 第 五 章 結(jié)論 與傳統(tǒng)的頻率計相比 ,基于 EDA 技術(shù)設(shè)計的頻率計簡化了電路板的空間 ,提高了系統(tǒng)設(shè)計的可靠性。在計數(shù)結(jié)束后半個 CLK周期， CLK 與 TSTEN 都為低電平，這時 CLR_CNT 產(chǎn)生一個上升沿作為清零信號。 圖 37 顯示模塊模塊圖 二十進制轉(zhuǎn)換模塊的功能是把二進制數(shù)轉(zhuǎn)換成十進制數(shù) BCD 碼。當同步信號又到來 時，重復上述過程，其仿真結(jié)果如圖 36所示。 THEN IF CQI 1001 THEN CQI = CQI + 1。 USE 。139。 1Hz TSTEN : OUT STD_LOGIC。 END struc。 U2: CNT10 PORT MAP(FSIN,CLR_CNT1,TSTEN1,OUTY1,COUT1)。 COMPONENT CNT10 PORT ( CLK : IN STD_LOGIC。有一時鐘使能輸入端 ENA，用于鎖定計數(shù)值。 另一方面是提供便于工業(yè)、科研應用的商品化頻標。 1 個數(shù) 字誤差，使測量精度大為提高，測量原理框圖如圖 21，測量原理的波形如圖 22 所示 。如何才能知道頻率的數(shù)值呢？當然是用頻率計來測量。 MAX+pLUS II 提供了原理圖輸入、文本輸入和波形輸入等多種輸入手段，并可以任意組合使用。 VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體分成外部和內(nèi)部。在 ASIC 設(shè)計中，比較常用的方法是利用 FPGA 對系統(tǒng)的設(shè)計進行功能檢測，通過后再將其 VHDL 設(shè)計以 ASIC 形式實現(xiàn) ； 而硬件測 試則是針對 FPGA 或 CPLD 直接用于電路系統(tǒng)的檢測而言的?；?SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設(shè)計的功能。 電子設(shè)計專家認為，單片機時代已經(jīng)結(jié)束，未來將是 EDA 的時代，這是極具深刻洞察力的明世之言。盡管目標系統(tǒng)是硬件，但整個設(shè)計和修改過程如同完成軟件設(shè)計一樣方便和高效。 Frequency measurement。 本 文首先綜述了 EDA 技術(shù)的發(fā)展概況， FPGA/CPLD 開發(fā)的流程、優(yōu)缺點， VHDL 語言 ，MAX+pLUS II 簡介 ； 然后介紹了頻率測量的一般原理，接著使用 EDA 技術(shù)，用 VHDL 語言完成了數(shù)字頻率計系統(tǒng)的 軟件、硬件 設(shè)計工作 ； 最后介紹了 EDA 技術(shù)的前沿發(fā)展趨勢及 其展望 。由于這類器件可以通過軟件編程而對其硬件的結(jié)構(gòu)和工作方式進行重構(gòu)，使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。過去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計方法是采用自底而上的程式，設(shè)計者先對系統(tǒng)結(jié)構(gòu)分塊，直接進行電路級的設(shè)計。 FPGA是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。 設(shè)計的第三步是綜合，將軟件設(shè)計與硬件的可實現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。但這種結(jié)構(gòu)要么利用率不高，要么不完全符合設(shè)計者的需要。 （ 4）對于用 VHDL 完成的一個確定的設(shè)計，可以利用 EDA 工具進行邏輯綜合和優(yōu) 化，并自動的把 VHDL 描述設(shè)計轉(zhuǎn)變成門級網(wǎng)表。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 7 圖 12用 MAX+PLUS II 開發(fā) FPGA 的流程示意圖 MAX+PLUS II 借助 EDIF 網(wǎng)表文件， SRAM 目標文件 (.sof) , LPM, VerilogHDL 和 VHDL能與 Candence, Mentor Graphics, OrCAD, Synopsys, Synplicity 和 Viewlogi 等公司提供的其它多種 EDA 工具接口。 1個數(shù)字誤 差對測量結(jié)果影響減小，測量準確度越高。內(nèi)插法和游標法都是采用模擬的 方法，雖然精度提高了，但是電路設(shè)計卻很復雜。 其中 TESTCTL 為測頻控制信號發(fā)生器模塊 ，如圖 31所示。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END COMPONENT。 U11 : REG32B PORT MAP(LOAD1,OUTY2,DOUT(7 DOWNTO 4))。這樣以來，使測量精度得到大大的改善。 END IF。它具有計數(shù)使能端（ ena）、異步清零端 (clr)、時鐘輸入端 (clk)、進位輸出端 (ov) 等。139。039。139。最后通過編程電纜，將所設(shè)計的內(nèi)容下載到 CPLD器件中，進行實物仿真。既保證了頻率測量精度滿足系統(tǒng)預 定的要求，又使得系統(tǒng)在高頻階段不會由于基準時鐘頻率的限制而使測頻精度達不到應有的水平。伴隨著 IC 技術(shù)的發(fā)展，電子設(shè)計自動化 (Electronic DesignAutomation， EDA)己經(jīng)逐漸成為重要設(shè)計手段，其廣泛應用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。集成電路設(shè)計正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路 ASIC 的 設(shè)計成本不斷降低。 本系統(tǒng)使用的專用配置芯片 EP1C3T144C8 作為硬件電路 ， 能夠用 MAX+PLUS II 自帶的編程器進行下載。當測頻控制信號發(fā)生器 TESTCTL 的 TSTEN 端為高電平時允許計數(shù)、低電平時停止計數(shù)，在停止計數(shù)期間，測頻控制信號發(fā)生器 TESTCTL 的 Load 端產(chǎn)生一個上升沿，將計數(shù)器在前 1 s 的計數(shù)值鎖存進 32 位鎖存器 REG32B 中，并由 8 個 7 段譯碼器將計數(shù)結(jié)果譯出穩(wěn)定顯示。 END IF。 END PROCESS。 清零 ELSIF CLK39。只有異步清零端 （ clr）為低電平，并且計數(shù)使能端為高電平，有上升沿到來時，計數(shù)器才開始計數(shù)，當計數(shù)器計滿時，進位輸出為高電平。 PROCESS (CLK, Div2CLK) BEGIN IF CLK = 39。根據(jù)公式（ ）得 : 當 T0為 1S 時，其精度可達到 108，再減小相位重合誤差，則可提高頻率計的精確度 。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 SIGNAL CLR_CNT1 : STD_LOGIC。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計的設(shè)計 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 TESTCTL 并能對頻率計的每一計數(shù)器 CNT10 的 ENA使能端進行同步控制：當 TSTEN 高電平時允許計數(shù)、低電平時停止計數(shù)。多周期 同步法精度較高的一種。 1個數(shù)字誤差，在忽略 標準頻率信號自身誤差的情況下，測量精度為： 由上可知：直接測頻方法的優(yōu)點是：測量方便，讀數(shù)直接，在比較寬的頻 率范圍內(nèi)能夠獲得較高的測量精度。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 8 第 2 章 、 數(shù)字頻率計的設(shè)計 設(shè)計背影 隨著數(shù)字電路應用越來越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足 系統(tǒng)功能的要 求，而且隨著系統(tǒng)復雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。 VHDL 語言在硬件設(shè)計領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將 成為數(shù)字系統(tǒng)設(shè)計領(lǐng)域中所有技術(shù)人員必須掌握的一種語言。 VHDL 語言 VHDL 是超高速集成電路硬件描述語言的英文字頭縮寫簡稱，其英文全名是 VeryHigh Speed Integrated Circuit Hardware Description Language。在綜合后， HDL 綜合器一般可生成 EDIF， XNF 或 VHDL 等格式的網(wǎng)表文件，它們從門級描述了最基本的門電路結(jié)構(gòu)。其內(nèi)部資源是分段互聯(lián)的，因而延時不可預測，只有編程完畢后 才 能實際測量。此階段 EDA 技術(shù)的主要特征是支持高級語言對系統(tǒng)進行描述，高層次綜合 (High Level Synthesis )理論得到了巨大的發(fā)展，可進行系統(tǒng)級的仿真和綜合?？v觀可編程邏輯器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計手段等方面的每一次進步都為現(xiàn)代電子設(shè)計技術(shù)的革命與發(fā)展提供了不可或缺的強大動力。s project work with the VHDL language； Finally briefed in the EDA technology front trend of development and system development several experiences. Keywords: Electronic design automation (EDA)。 VHDL language。 電子設(shè)計自動化 (EDA)是一種實現(xiàn)電子系統(tǒng)或電子產(chǎn)品自動化設(shè)計的技術(shù)，它與電子技術(shù)、微電子技術(shù)的發(fā)展密切相關(guān)，吸收了計算機科學領(lǐng)域的大多數(shù)最新研究成果，以高性能的計算機作為工作平臺 ， 根據(jù)硬件描述語言 HDL 完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合及優(yōu)化、布局線、仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程 下載等工作。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅提高?；?EEPROM存儲器技術(shù)的可編程邏輯芯片能夠重復編程 100次以上，系統(tǒng)掉電后編程信息也不會丟失。 將適配器產(chǎn)生的配置 /下載文件通過 FPGA/CPLD 編程器或下載電纜載入目標芯片 FPGA或 CPLD 中，然后進入 最后一個步驟 :硬件仿真或測試，以便在更真實的環(huán)境中檢驗設(shè)計的運行情況。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。它具有運行速度快，界面統(tǒng)一，功能集中，易學易用等特點。 2． 2 頻率計 設(shè)計原理 頻率是電子技術(shù)領(lǐng)域永恒的話題，電子技術(shù)領(lǐng)域離不開頻率，一旦離開頻率 電子技術(shù)的發(fā)展是不可想象的，就像現(xiàn)在的人離不開電一樣。 多周期同步測頻法 多周期同步測頻是在直接測頻基礎(chǔ)上發(fā)展起來的，在目前的測頻系統(tǒng)中得 到了 越來越廣泛的應用。 總之，頻率（時間）測量技術(shù)發(fā)展非常快。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。 Load : OUT STD_LOGIC )。 SIGNAL COUT1,COUT2,COUT3,COUT4,COUT5,COUT6,COUT7 : STD_LOGIC。 U16 : REG32B PORT MAP(LOAD1,OUTY7,DOUT(27 DOWNTO 24))。 USE 。039。 圖 34 計數(shù)模塊的模塊圖 圖 35 計數(shù)器仿真圖 十進制計數(shù)模塊 CNT10 源程序為： LIBRARY IEEE。 THEN IF ENA = 39。 32位鎖存模塊 REG32B： 鎖存器的作用就是當時鐘上升沿到來時將計數(shù)值鎖存到觸發(fā)器中。 數(shù)碼顯示電路 譯碼電路的主要功能是把二十進制轉(zhuǎn)換得到的 BCD 碼送給數(shù)碼管顯示，為節(jié)省管腳數(shù)，數(shù)碼管采用動態(tài)掃描的方式顯示，則譯碼輸出由數(shù)據(jù)總線和數(shù)碼管的 位選總線構(gòu)成，由于采用的數(shù)碼管為共陰極數(shù)碼管，則低電平表示該數(shù)碼管被選 中，同時相應位的數(shù)據(jù)被送到該數(shù)碼管上顯示， 其仿真圖如圖 37所示 。 D 觸發(fā)器的輸出高電平正好是 1 s，因此可以作為測頻控制信號發(fā)生器 TESTCTL的 TSTEN 端，用來控制計數(shù)。 如果超過 100MHz 的頻率通過本系統(tǒng)進行 測量則會使測量誤差增大，同時 FPGA 器件的內(nèi)部計數(shù)器也不能滿足要求。 EDA（電子設(shè)計自動化）是現(xiàn)代電子設(shè)計的趨勢， VHDL 語言則是 EDA 設(shè)計中最 為流利的一種高級語言，要掌握現(xiàn)代電子設(shè)計的核心技術(shù)，就應該學會 VHDL 語言。該頻率計也具有擴展功能 ,配上相應的轉(zhuǎn)換器可測量相位、電壓、電流、功率和電阻等電量 ,配合傳感器還可以測量長度、位移、重量、壓力、溫度、轉(zhuǎn)速、速度等