【文章內(nèi)容簡介】 的高低來評價其性能好壞，可見頻率在電子系統(tǒng)中是多么重要。如何才能知道頻率的數(shù)值呢？當(dāng)然是用頻率計來測量。為了準(zhǔn)確的測出頻率的多少，人們研究出了很多測頻率的方法。 直接測頻法 直接測頻法是最簡單的，也是最基本的頻率測量方法，在測量過程中，依據(jù)信號頻率高低的不同，測量方法也可以分為 兩種： 一、 被測信號頻率較高時（ M 法） 通常選用一個頻率較低的標(biāo)準(zhǔn)頻率信號作為閘門信號，而將被測信號作為 充脈沖，在固定閘門時間內(nèi)對其計數(shù)。設(shè)閘門寬度為 T，計數(shù)值為 N，則這種測 量方法的頻率測量值為： 測量誤差主要決定于閘門時間 T 和計數(shù)和計數(shù)器計得的數(shù)的準(zhǔn)確度，因此， 總誤差可以采用分項誤差絕對值線性相加來表示，即： 其中， 是最大量化誤差的相對值， ， 的產(chǎn)生是由于測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系不相關(guān)造成的，即在相同的主門開啟時間內(nèi)，計數(shù)器所得的數(shù)并不一定相同。當(dāng)主門開啟 時間 T接近甚至等于被測信號周期 Tx 的整數(shù)倍時，量化誤差最大，最大量化誤差為Δ N = 177。 1 個數(shù)。 為標(biāo)準(zhǔn)頻率的準(zhǔn)確度，在數(shù)值上石英晶體振蕩器所提供的。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 9 標(biāo)準(zhǔn)頻率的準(zhǔn)確度等于閘門時間的相對誤差 的準(zhǔn)確度，即： 式中負(fù)號表示由Δ f0 引起的閘門時間的誤差為 Δ T 。測量較高的信號頻率時，若 f0 一定，閘門時間 T 越長，測量準(zhǔn)確度越高，當(dāng) T 選定后， f0 越高，177。 1個數(shù)字誤 差對測量結(jié)果影響減小，測量準(zhǔn)確度越高。 二、被測信號頻率較低時（ T 法） 通常被測信號被選作閘門信號，而將頻率較高的標(biāo)頻信號作 為填充脈沖， 進(jìn)行計數(shù)，設(shè)計數(shù)值為 N，標(biāo)準(zhǔn)頻率信號的頻率為 f0，周期為 T0，則有： 使用這種方法測頻的誤差主要是對標(biāo)頻信號計數(shù)產(chǎn)生的177。 1個數(shù)字誤差，在忽略 標(biāo)準(zhǔn)頻率信號自身誤差的情況下，測量精度為： 由上可知：直接測頻方法的優(yōu)點(diǎn)是：測量方便，讀數(shù)直接，在比較寬的頻 率范圍內(nèi)能夠獲得較高的測量精度。它的缺點(diǎn)是：由于被測信號177。 1 個數(shù)字誤差 的存在，難以兼顧低頻和高頻實現(xiàn)等精度測量，所以測量精度較低。 多周期同步測頻法 多周期同步測頻是在直接測頻基礎(chǔ)上發(fā)展起來的，在目前的測頻系統(tǒng)中得 到了 越來越廣泛的應(yīng)用。它在測頻時，閘門時間不是固定的，而是被測信號的 整數(shù)倍，即與被測信號保持同步，因此消除了對被測信號計數(shù)所產(chǎn)生的177。 1 個數(shù) 字誤差，使測量精度大為提高，測量原理框圖如圖 21，測量原理的波形如圖 22 所示 。 圖 21 多周期同步測頻原理框圖 基于 EDA 的八位數(shù)字頻率計的設(shè)計 10 圖 22 多周期同步測頻原理波形圖 測量時，首先預(yù)置閘門開啟信號，此時計數(shù)器并不計數(shù)，等被測信號上升沿 到來時，觸發(fā)器輸出計數(shù)允許信號（實際閘門信號），計數(shù)器 1對標(biāo)準(zhǔn)信號計數(shù)， 計數(shù)器 2對被測信號計數(shù)，預(yù)置閘門關(guān)閉時，計數(shù)器并不立即結(jié)束計數(shù)，而是 等 到被測信號上升沿到來時才停止計數(shù)，完成測量過程。 若計數(shù)器 1 對標(biāo)準(zhǔn)信號的計數(shù)值為 Nc，計數(shù)器 2 對被測信號的計數(shù)值 Nx，則被測信號頻率為： 運(yùn)算器對式（ ）進(jìn)行運(yùn)算，由顯示器顯示運(yùn)算結(jié)果，即為被測信號的頻率值。 多周期同步測頻法還是沒能夠是時基信號與被測信號以及閘門信號三者同步，從而產(chǎn)生的時基信號的177。 1個字的量化 誤差還沒有消除。 由于社會發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對頻率的測 量精度也提出了更高的要求，需要更高準(zhǔn)確度的時頻基準(zhǔn)和更精密的測量技術(shù)。而 頻率 測量所能達(dá)到的精度，主要取決于作為標(biāo)準(zhǔn)頻率源的精度以及所使用的測量設(shè) 備和測量方法。目前，國內(nèi)外使用的測頻的方法有很多，有直接測頻法、內(nèi)插法、游標(biāo)法、時間 — 電壓變化法、多周期同步法、頻率倍增法、頻差倍增法以及相位比 較法等等。 直接測頻的方法較簡單，但精度不高。內(nèi)插法和游標(biāo)法都是采用模擬的 方法，雖然精度提高了，但是電路設(shè)計卻很復(fù)雜。時間 — 電壓變化法是利用電容的 充放電時間進(jìn)行測量，由于經(jīng)過 A/D 轉(zhuǎn)換，速度較慢，且抗干擾能力較弱。多周期 同步法精度較高的一種。為了進(jìn)一步的提高精度，通常采用模擬內(nèi)插法或游標(biāo)法 與 多周期同步法結(jié)合使用，雖然精度有了進(jìn)一步的提高，但始終未解決177。 1 個字的計 數(shù)誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。 總之，頻率（時間）測量技術(shù)發(fā)展非?？臁Ｔ陬l標(biāo)方面，一方面是追求新的更 高穩(wěn)定度基于 EDA 的八位數(shù)字頻率計的設(shè)計 11 和準(zhǔn)確度的新型頻標(biāo) 。 另一方面是提供便于工業(yè)、科研應(yīng)用的商品化頻標(biāo)。 大量的工作 人員在改進(jìn)、創(chuàng)造 新的測頻原理、方法和儀器，以便以更高的精度、速度，自動進(jìn)行測量和 數(shù)據(jù)處理， 并向多功能、小型化、高性價比方向發(fā)展。在提高測頻精度方面，值得特別提出的 有全同步取樣技術(shù)和可校準(zhǔn)通用電子計數(shù)器技術(shù)，它們使測頻精度提高到一個新的水平。 的 設(shè)計實現(xiàn) 本設(shè)計采用了直接測量法，在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)。首先為了把模擬信號轉(zhuǎn)換成數(shù)字信號，在我們的課程學(xué)習(xí)過程中，采用施密特觸發(fā)器作 A/D 轉(zhuǎn)換是最簡單的方法，然后采用程序編制的形式在 CPLD 芯片內(nèi)部設(shè)置了計數(shù)器，鎖存器等部件作為該電路的基礎(chǔ)。在方案考慮方面，因為內(nèi)部計數(shù)器的個數(shù)決定了頻率計的總量程，故在內(nèi)部設(shè)置了 八個計數(shù)器作為頻率計測量的單位，并用八個數(shù)碼管顯示出來。 數(shù)字頻率計的原理框圖如圖 23 所示，它們主要由 5個模塊組成的，它們分別是 1HZ 分頻器電路、測頻控制信號發(fā)生器電路、含有時鐘使能及進(jìn)位擴(kuò)展輸出的 8 位十進(jìn)制計數(shù)模塊電路、鎖存器、數(shù)碼顯示電路。 1HZ 脈沖 輸入信號 圖 23 數(shù)字頻率計的基本原理框圖 當(dāng)系統(tǒng)正常工作時，由脈沖發(fā)生器 CLOCK2 提供 1Hz的標(biāo)準(zhǔn)時鐘信號，進(jìn)入分頻器電路，而外界信號由 CLOCK0 輸入，經(jīng)過測頻控制信號發(fā)生器進(jìn)行信號 的變換，產(chǎn)生計數(shù)信號，送入計數(shù)模塊，計數(shù)模塊對輸入的信號進(jìn)行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，以保證系統(tǒng)可以穩(wěn)定顯示數(shù)；顯示譯碼驅(qū)動電路將二進(jìn)制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示的十進(jìn)制結(jié)果。 分頻器電路 測頻控制信號發(fā)生器電路 計 數(shù) 模 塊 電 路 鎖存器 數(shù)碼顯示電路 基于 EDA 的八位數(shù)字頻率計的設(shè)計 12 第 3 章 、基于 EDA 的數(shù)字頻率計軟件 設(shè)計 根據(jù)數(shù)字頻率計的系統(tǒng)原 理框圖 23，分別設(shè)計出相應(yīng)模塊 及 系統(tǒng)的頂層模塊設(shè)計源程序 。 其中 TESTCTL 為測頻控制信號發(fā)生器模塊 ，如圖 31所示。 TESTCTL 的計數(shù)使能信號 TSTEN能產(chǎn)生一個 1 s 寬的周期信號， Load 端產(chǎn)生一個上升沿， 將計數(shù)器在前 1 s 的計數(shù)值鎖存進(jìn)32 位鎖存器 REG32B 中，如圖 32 中 CLK 是由圖 23 中脈沖發(fā)生器產(chǎn)生的頻率為 1 Hz 的標(biāo)準(zhǔn)時鐘信 號的時序圖 。 TESTCTL 并能對頻率計的每一計數(shù)器 CNT10 的 ENA使能端進(jìn)行同步控制：當(dāng) TSTEN 高電平時允許計數(shù)、低電平時停止計數(shù)。 圖 31 測頻控制信號發(fā)生器模塊 圖 圖 32 測頻控制信號發(fā)生器電路時序圖 REG32B為鎖存器模塊。在信號 Load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到 REG32B的內(nèi)部，并由 REG32B 的輸出端輸出，然后，七段譯碼器可以譯碼輸出。在這里使用了鎖存器，好處是可以穩(wěn)定顯示數(shù)據(jù)，不會由于周期性的清零信號而不斷閃爍。 CNT10 為十進(jìn)制計數(shù)器模塊。有一時鐘使能輸入端 ENA，用于鎖定計數(shù)值。當(dāng)高電平時允許計數(shù)，低電平時禁止計數(shù)。將 8 個十進(jìn)制計數(shù)器 CNT10 級聯(lián)起來實現(xiàn) 8 b 十進(jìn)制計數(shù)功能。 為了實現(xiàn)系統(tǒng)功能，測頻控制信 號發(fā)生器 TESTCTL、計數(shù)器 CNT鎖存器 REG32B 存在一個工作時序的問題，設(shè)計時需要綜合考慮。 頂層電路模塊 FREQTEST： LIBRARY IEEE。 USE 。 ENTITY FREQTEST IS PORT ( CLK : IN STD_LOGIC。 FSIN : IN STD_LOGIC。 COUTT: OUT STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 END FREQTEST。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計的設(shè)計 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 TSTEN : OUT STD_LOGIC。 CLR_CNT : OUT STD_LOGIC。 Load : OUT STD_LOGIC )。 END COMPONENT。 COMPONENT CNT10 PORT ( CLK : IN STD_LOGIC。 CLR : IN STD_LOGIC。 ENA : IN STD_LOGIC。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CARRY_OUT : OUT STD_LOGIC )。 END COMPONENT。 COMPONENT REG32B PORT ( Load : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END COMPONENT。 SIGNAL TSTEN1 : STD_LOGIC。 SIGNAL CLR_CNT1 : STD_LOGIC。 SIGNAL LOAD1 : STD_LOGIC。 SIGNAL OUTY1,OUTY2,OUTY3,OUTY4,OUTY5,OUTY6,OUTY7,OUTY8: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL COUT1,COUT2,COUT3,COUT4,COUT5,COUT6,COUT7 : STD_LOGIC。 BEGIN U1 : TESTCTL PORT MAP(CLK,TSTEN1,CLR_CNT1,LOAD1)。 U2: CNT10 PORT MAP(FSIN,CLR_CNT1,TSTEN1,OUTY1,COUT1)。 U3: CNT10 PORT MAP(COUT1,CLR_CNT1,TSTEN1,OUTY2,COUT2)。 U4: CNT10 PORT MAP(COUT2,CLR_CNT1,TSTEN1,OUTY3,COUT3)。 U5: CNT10 PORT MAP(COUT3,CLR_CNT1,TSTEN1,OUTY4,COUT4)。 U6: CNT10 PORT MAP(COUT4,CLR_CNT1,TSTEN1,OUTY5,COUT5)。 U7: CNT10 PORT MAP(COUT5,CLR_CNT1,TSTEN1,OUTY6,COUT6)。 U8: CNT10 PORT MAP(COUT6,CLR_CNT1,TSTEN1,OUTY7,COUT7)。 U9: CNT10 PORT MAP(COUT7,CLR_CNT1,TSTEN1,OUTY8,COUTT)。 U10 : REG32B PORT MAP(LOAD1,OUTY1,DOUT(3 DOWNTO 0))。 U11 : REG32B PORT MAP(LOAD1,OUTY2,DOUT(7 DOWNTO 4))。 U12 : REG32B PORT MAP(LOAD1,OUTY3,DOUT(11 DOWNTO 8))。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 U14 : REG32B PORT MAP(LOAD1,OUTY5,DOUT(19 DOWNTO 16))。 U15 : REG32B PORT MAP(LOAD1,OUTY6,DOUT(23 DOWNTO 20))。 U16 : REG32B PORT MAP(LOAD1,OUTY7,DOUT(27 DOWNTO 24))。 U17 : REG32B PORT MAP(LOAD1,OUTY8,DOUT(31 DOWNTO 28))。 END struc。 采用 VHDL 描述數(shù)字頻率計的電路時，根據(jù)數(shù)字頻率計系統(tǒng)框圖，按照自頂向下的設(shè)計思路，編寫各個模塊的 VHDL 源程序