【正文】 管的陰極 ，如果外接了譯碼器，則使用 t9 控制譯碼器的輸入端，譯碼器的輸出 端控制數(shù)碼管的陰極。 END behav。 END IF。139。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(Load, DIN) BEGIN IF Load39。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 ENTITY REG32B IS PORT ( Load : IN STD_LOGIC。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 17 圖 36 鎖存器仿真圖 32 位鎖存模塊 REG32B 源程序為： LIBRARY IEEE。 鎖存器工作時序如下：當同步信號 (clk)上升沿到來時，計數(shù)使能信號（ cp） 立即變成高電平， 鎖存信號（ creg）及清零信號（ clr）變成低電平，同步信號 （ clk）的上升沿再次到來時，除清零信號（ clr）外，其余信號均取反，當同步 信號（ clk）的下降沿到來時，清零信號（ clr）變成高電平。 END behav。 END PROCESS。039。139。 END PROCESS。 END IF。 ELSE CQI = 0000。139。139。 清零 ELSIF CLK39。139。 ARCHITECTURE behav OF CNT10 IS SIGNAL CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。 計數(shù)結(jié)果 CARRY_OUT : OUT STD_LOGIC )。 清零信號 ENA : IN STD_LOGIC。 ENTITY CNT10 IS 基于 EDA 的八位數(shù)字頻率計的設(shè)計 16 PORT (CLK : IN STD_LOGIC。 USE 。從仿真圖上可知：此計數(shù)器具有良好的控制和計數(shù)功能。只有異步清零端 （ clr）為低電平，并且計數(shù)使能端為高電平，有上升沿到來時，計數(shù)器才開始計數(shù)，當計數(shù)器計滿時，進位輸出為高電平。它具有計數(shù)使能端（ ena）、異步清零端 (clr)、時鐘輸入端 (clk)、進位輸出端 (ov) 等。 END behav。 Load = NOT Div2CLK。 END IF。 ELSE CLR_CNT = 39。 THEN 產(chǎn)生計數(shù)器清零信號 CLR_CNT = 39。 AND Div2CLK = 39。 PROCESS (CLK, Div2CLK) BEGIN IF CLK = 39。 END IF。139。 BEGIN PROCESS( CLK ) BEGIN IF CLK39。 輸出鎖存信號 END TESTCTL。 計數(shù)器時鐘使能 CLR_CNT : OUT STD_LOGIC。 ENTITY TESTCTL IS PORT (CLK : IN STD_LOGIC。 USE 。根據(jù)公式（ ）得 : 當 T0為 1S 時，其精度可達到 108，再減小相位重合誤差，則可提高頻率計的精確度 。這樣以來，使測量精度得到大大的改善。當被測信號（ Fx）及標準時鐘的上升沿同時到來時，由于門電路具有延時特 性，因此 U1 、 U2 并不馬上變?yōu)榈碗娖?，而是要?jīng)過一個延時才變?yōu)榈碗娖健?U1~U8 為 74SXX 系列與非門，同步 檢測電路利用門電路的延時來構(gòu)成。 根據(jù) 8 位數(shù)字頻率計的頂層模塊描述各模塊 VHDL 源程序為： 基于 EDA 的八位數(shù)字頻率計的設(shè)計 14 測頻控制信號模塊 TESTCTL： 脈沖同步檢測電路是本設(shè)計中提高測量精度的關(guān)鍵電路，如果把它集成在 FPGA 器件中，很難達到測頻精度的要求，因此本模塊電路的設(shè)計采用 74SXX 的高 速器件來進行設(shè)計，可以使相檢誤差控制在幾個 ns。 采用 VHDL 描述數(shù)字頻率計的電路時，根據(jù)數(shù)字頻率計系統(tǒng)框圖，按照自頂向下的設(shè)計思路，編寫各個模塊的 VHDL 源程序，最后再對各個模塊進行組合。 U17 : REG32B PORT MAP(LOAD1,OUTY8,DOUT(31 DOWNTO 28))。 U15 : REG32B PORT MAP(LOAD1,OUTY6,DOUT(23 DOWNTO 20))。 U13 : REG32B PORT MAP(LOAD1,OUTY4,DOUT(15 DOWNTO 12))。 U11 : REG32B PORT MAP(LOAD1,OUTY2,DOUT(7 DOWNTO 4))。 U9: CNT10 PORT MAP(COUT7,CLR_CNT1,TSTEN1,OUTY8,COUTT)。 U7: CNT10 PORT MAP(COUT5,CLR_CNT1,TSTEN1,OUTY6,COUT6)。 U5: CNT10 PORT MAP(COUT3,CLR_CNT1,TSTEN1,OUTY4,COUT4)。 U3: CNT10 PORT MAP(COUT1,CLR_CNT1,TSTEN1,OUTY2,COUT2)。 BEGIN U1 : TESTCTL PORT MAP(CLK,TSTEN1,CLR_CNT1,LOAD1)。 SIGNAL OUTY1,OUTY2,OUTY3,OUTY4,OUTY5,OUTY6,OUTY7,OUTY8: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL CLR_CNT1 : STD_LOGIC。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR : IN STD_LOGIC。 END COMPONENT。 CLR_CNT : OUT STD_LOGIC。 ARCHITECTURE struc OF FREQTEST IS 基于 EDA 的八位數(shù)字頻率計的設(shè)計 13 COMPONENT TESTCTL PORT ( CLK : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。 FSIN : IN STD_LOGIC。 USE 。 為了實現(xiàn)系統(tǒng)功能，測頻控制信 號發(fā)生器 TESTCTL、計數(shù)器 CNT鎖存器 REG32B 存在一個工作時序的問題，設(shè)計時需要綜合考慮。當高電平時允許計數(shù)，低電平時禁止計數(shù)。 CNT10 為十進制計數(shù)器模塊。在信號 Load的上升沿時，立即對模塊的輸入口的數(shù)據(jù)鎖存到 REG32B的內(nèi)部，并由 REG32B 的輸出端輸出，然后，七段譯碼器可以譯碼輸出。 TESTCTL 并能對頻率計的每一計數(shù)器 CNT10 的 ENA使能端進行同步控制：當 TSTEN 高電平時允許計數(shù)、低電平時停止計數(shù)。 其中 TESTCTL 為測頻控制信號發(fā)生器模塊 ，如圖 31所示。 1HZ 脈沖 輸入信號 圖 23 數(shù)字頻率計的基本原理框圖 當系統(tǒng)正常工作時，由脈沖發(fā)生器 CLOCK2 提供 1Hz的標準時鐘信號，進入分頻器電路，而外界信號由 CLOCK0 輸入，經(jīng)過測頻控制信號發(fā)生器進行信號 的變換，產(chǎn)生計數(shù)信號，送入計數(shù)模塊，計數(shù)模塊對輸入的信號進行計數(shù)，將計數(shù)結(jié)果送入鎖存器中，以保證系統(tǒng)可以穩(wěn)定顯示數(shù)；顯示譯碼驅(qū)動電路將二進制表示的計數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示的十進制結(jié)果。在方案考慮方面，因為內(nèi)部計數(shù)器的個數(shù)決定了頻率計的總量程，故在內(nèi)部設(shè)置了 八個計數(shù)器作為頻率計測量的單位，并用八個數(shù)碼管顯示出來。 的 設(shè)計實現(xiàn) 本設(shè)計采用了直接測量法，在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)。 大量的工作 人員在改進、創(chuàng)造 新的測頻原理、方法和儀器，以便以更高的精度、速度，自動進行測量和 數(shù)據(jù)處理， 并向多功能、小型化、高性價比方向發(fā)展。在頻標方面，一方面是追求新的更 高穩(wěn)定度基于 EDA 的八位數(shù)字頻率計的設(shè)計 11 和準確度的新型頻標 。 1 個字的計 數(shù)誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。多周期 同步法精度較高的一種。內(nèi)插法和游標法都是采用模擬的 方法，雖然精度提高了，但是電路設(shè)計卻很復(fù)雜。目前，國內(nèi)外使用的測頻的方法有很多，有直接測頻法、內(nèi)插法、游標法、時間 — 電壓變化法、多周期同步法、頻率倍增法、頻差倍增法以及相位比 較法等等。 由于社會發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對頻率的測 量精度也提出了更高的要求，需要更高準確度的時頻基準和更精密的測量技術(shù)。 多周期同步測頻法還是沒能夠是時基信號與被測信號以及閘門信號三者同步，從而產(chǎn)生的時基信號的177。 圖 21 多周期同步測頻原理框圖 基于 EDA 的八位數(shù)字頻率計的設(shè)計 10 圖 22 多周期同步測頻原理波形圖 測量時，首先預(yù)置閘門開啟信號，此時計數(shù)器并不計數(shù)，等被測信號上升沿 到來時，觸發(fā)器輸出計數(shù)允許信號（實際閘門信號），計數(shù)器 1對標準信號計數(shù)， 計數(shù)器 2對被測信號計數(shù)，預(yù)置閘門關(guān)閉時，計數(shù)器并不立即結(jié)束計數(shù)，而是 等 到被測信號上升沿到來時才停止計數(shù)，完成測量過程。它在測頻時，閘門時間不是固定的，而是被測信號的 整數(shù)倍，即與被測信號保持同步，因此消除了對被測信號計數(shù)所產(chǎn)生的177。 1 個數(shù)字誤差 的存在，難以兼顧低頻和高頻實現(xiàn)等精度測量，所以測量精度較低。 1個數(shù)字誤差，在忽略 標準頻率信號自身誤差的情況下，測量精度為： 由上可知：直接測頻方法的優(yōu)點是：測量方便，讀數(shù)直接，在比較寬的頻 率范圍內(nèi)能夠獲得較高的測量精度。 1個數(shù)字誤 差對測量結(jié)果影響減小，測量準確度越高。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 9 標準頻率的準確度等于閘門時間的相對誤差 的準確度，即： 式中負號表示由Δ f0 引起的閘門時間的誤差為 Δ T 。 1 個數(shù)。設(shè)閘門寬度為 T，計數(shù)值為 N，則這種測 量方法的頻率測量值為： 測量誤差主要決定于閘門時間 T 和計數(shù)和計數(shù)器計得的數(shù)的準確度，因此， 總誤差可以采用分項誤差絕對值線性相加來表示，即： 其中， 是最大量化誤差的相對值， ， 的產(chǎn)生是由于測頻時，閘門的開啟時刻與計數(shù)脈沖之間的時間關(guān)系不相關(guān)造成的，即在相同的主門開啟時間內(nèi)，計數(shù)器所得的數(shù)并不一定相同。為了準確的測出頻率的多少，人們研究出了很多測頻率的方法。為了得到性能更好 的電子系統(tǒng)，科研人員在不斷地研究著頻率， CPU 就是用頻率的高低來評價其性能好壞，可見頻率在電子系統(tǒng)中是多么重要。而可編程邏輯 器件克服 了上述缺點，它把通用集成電路通過編程集成到一塊尺寸很小的硅片上， 成倍縮小了電路的體積，同時由于走線短，減少了干擾，提高了系統(tǒng)的可靠性，又由于 VHDL 語言和 Verilog 語言易于掌握與使用，設(shè)計相當靈活，極大地縮短了 產(chǎn)品的開發(fā)周期 。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 8 第 2 章 、 數(shù)字頻率計的設(shè)計 設(shè)計背影 隨著數(shù)字電路應(yīng)用越來越廣泛，傳統(tǒng)的通用數(shù)字集成電路芯片已經(jīng)很難滿足 系統(tǒng)功能的要 求，而且隨著系統(tǒng)復(fù)雜程度的不斷增加，所需通用集成電路的數(shù)量呈爆炸性增長，使得電路板的體積迅速膨脹，系統(tǒng)可靠性難以保證。 基于 EDA 的八位數(shù)字頻率計的設(shè)計 7 圖 12用 MAX+PLUS II 開發(fā) FPGA 的流程示意圖 MAX+PLUS II 借助 EDIF 網(wǎng)表文件， SRAM 目標文件 (.sof) , LPM, VerilogHDL 和 VHDL能與 Candence, Mentor Graphics, OrCAD, Synopsys, Synplicity 和 Viewlogi 等公司提供的其它多種 EDA 工具接口。最后把芯片放到實際系統(tǒng)中進行驗證、測試。編譯完成后，就可以進行仿真，檢查設(shè)計是否達到設(shè)計要求，否則的話，還需重新檢查設(shè)計輸入 。然后利用原理圖輸入方式或 文本輸入方式進行設(shè)計輸入 。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中