【正文】 (如 FPGA 芯片 )，做成 ASIC 芯片。它的器件系列從最初的 Max 系列到最新的 FLEXIOK系列，從 500 門到 10 萬(wàn)門提供了滿足各種條件需要的一系列器件 MAX+pLUS II 結(jié)合各種系列器件的物理結(jié)構(gòu)， 提供了各種的優(yōu)化措施，以在提高工作速度和資源利用率之間給以平衡。 MAX+PLUS II 介紹 本次設(shè)計(jì)選用的開(kāi)發(fā)環(huán)境為美國(guó) ALTERA 公司自行設(shè)計(jì)開(kāi)發(fā)的 EDA 工具 MAX+pLUS II，其全稱為 Multiple Array Matrix and Programmable Logic UserSystems。 VHDL 語(yǔ)言在硬件設(shè)計(jì)領(lǐng)域的作用將與 C 和 C++在軟件設(shè)計(jì)領(lǐng)域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)的設(shè)計(jì)中，它將逐步取代如邏輯狀態(tài)表和邏輯電路圖等級(jí)別較低的繁瑣的硬件描述方法，而成為主要的硬件描述工具，它將 成為數(shù)字系統(tǒng)設(shè)計(jì)領(lǐng)域中所有技術(shù)人員必須掌握的一種語(yǔ)言。 （ 4）對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu) 化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 （ 3） VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分 解和已有設(shè)計(jì)的再利用功能。強(qiáng)大的行為描述能力是避開(kāi)具體的 器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。應(yīng) 用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后， 其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。除了含有許多具有 硬件特征的語(yǔ)句外， VHDL 的語(yǔ)言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。相比傳統(tǒng)的電 路系統(tǒng)的設(shè)計(jì)方法， VHDL 具有多層次描述系統(tǒng)硬件功能的能力 ，支持自頂向下 和基于庫(kù)的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。 VHDL 語(yǔ)言 VHDL 是超高速集成電路硬件描述語(yǔ)言的英文字頭縮寫簡(jiǎn)稱，其英文全名是 VeryHigh Speed Integrated Circuit Hardware Description Language。但這種結(jié)構(gòu)要么利用率不高，要么不完全符合設(shè)計(jì)者的需要。 早期的 FPGA 芯片不能實(shí)現(xiàn)存儲(chǔ)器、模擬電路等一些特殊形式的 電路。這就要求設(shè)計(jì)人員更加了解 FPGA/CPLD 設(shè)計(jì)軟件 的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。 FPGA/CPLD 設(shè)計(jì)方法也有其局限性 ，如 FPGA/CPLD 設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化 ， 以得到易于實(shí)現(xiàn)的結(jié)果， 這使 最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。 用 FPGA/CPLD 開(kāi)發(fā)的優(yōu)缺點(diǎn) 基于 EDA 技術(shù)的 FPGA/CPLD 器件的開(kāi)發(fā)應(yīng)用可以從根本上解決 MCU 所遇到的問(wèn)題。這里所謂的硬件仿真，是針對(duì) ASIC 設(shè)計(jì)而言的。適配完成后， EDA 軟件將產(chǎn)生針對(duì)此項(xiàng)設(shè)計(jì)的多項(xiàng)結(jié)果 :1適配報(bào)告 ； 時(shí)序仿真用網(wǎng)表文件 ； 下載文件 ； 4 適配錯(cuò)誤報(bào)告等。在綜合后， HDL 綜合器一般可生成 EDIF， XNF 或 VHDL 等格式的網(wǎng)表文件，它們從門級(jí)描述了最基本的門電路結(jié)構(gòu)。 設(shè)計(jì)的第三步是綜合，將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性掛鉤，這是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。因?yàn)榇藭r(shí)的仿真只是根據(jù) VHDL 的語(yǔ)義進(jìn)行的，與具體電路沒(méi)有關(guān)系。如果編譯后形成的文件是標(biāo)準(zhǔn) VHDL 文件，在綜合前即可以對(duì)所描述的內(nèi)容進(jìn)行仿真，稱為行為仿真。 基于 EDA 工具的 FPGA/CPLD 開(kāi)發(fā)流程 FPGA/CPLD 的開(kāi)發(fā)流程 :設(shè)計(jì)開(kāi)始首先利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本方式 (如 VHDL， VerilogHDL 程序 )或圖形方式 (原理圖、狀態(tài)圖等 )表達(dá)出來(lái)。在系統(tǒng)不加電時(shí)，編程數(shù)據(jù)存儲(chǔ)在 EPROM、硬盤、或軟盤中。編程方法分為在編程器上編程和用下載電纜編程。其優(yōu)點(diǎn)是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強(qiáng)的惡劣環(huán)境。其內(nèi)部資源是分段互聯(lián)的，因而延時(shí)不可預(yù)測(cè)，只有編程完畢后 才 能實(shí)際測(cè)量。 FPGA是由掩膜可編程門陣列 (MPGA)和可編程邏輯器件二者演變而來(lái)的，并將它們的特性結(jié)合在一起，因此 FPGA 既有門陣列的高邏輯密度和通用性，又有可編程邏輯器件的用戶可編程特性。 CPLD 是由 PAL ( Programmable Array Logic，可編程陣列邏輯 )或 GAL ( Generic Array Logic，通用陣列邏輯 )發(fā)展而來(lái)的。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 4 基于 EDA 的 FPGA/CPLD 的開(kāi)發(fā) FPGA/CPLD 的介紹 我國(guó)的電子設(shè)計(jì)技術(shù)發(fā)展到今天，將面臨一次更大意義的突破，即 FPGA/CPLD ( Field Programmable Gate Array，現(xiàn)場(chǎng)可編程門陣列 /ComplexProgrammable Logic Device，復(fù)雜可編程邏輯器件 )在 EDA 基礎(chǔ)上的廣泛應(yīng)用。各行業(yè)對(duì)自己專用集成電路 (ASIC)的設(shè)計(jì)要求日趨迫切，現(xiàn)場(chǎng)可編程器件的廣泛應(yīng)用，為 各行業(yè)的電子系統(tǒng)設(shè)計(jì)工程師自行開(kāi)發(fā)本行業(yè)專用的ASIC 提供了技術(shù)和物質(zhì)條件。隨著微電子技術(shù)的飛速進(jìn)步，電子學(xué)進(jìn)入了一個(gè)嶄新的時(shí)代。不言而喻， EDA 技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極其重要的組成部分。 圖 11 EDA 發(fā)展階段示意圖 、 EDA 的應(yīng)用 隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中， EDA 技術(shù)的含量正以驚人的速度上升 ； 電子類的高新技術(shù)項(xiàng)目的開(kāi)發(fā)也 逾益依賴于 EDA技術(shù)的應(yīng)用。此階段 EDA 技術(shù)的主要特征是支持高級(jí)語(yǔ)言對(duì)系統(tǒng)進(jìn)行描述，高層次綜合 (High Level Synthesis )理論得到了巨大的發(fā)展，可進(jìn)行系統(tǒng)級(jí)的仿真和綜合。過(guò)去傳統(tǒng)的電子系統(tǒng)電子產(chǎn)品的設(shè)計(jì)方法是采用自底而上的程式，設(shè)計(jì)者先對(duì)系統(tǒng)結(jié)構(gòu)分塊，直接進(jìn)行電路級(jí)的設(shè)計(jì)。其主要特征是具備了自動(dòng)布局布線和電路的計(jì)算機(jī)仿真、分析和驗(yàn)證功能。 80年代初期， EDA 技術(shù)開(kāi)始技術(shù)設(shè)計(jì)過(guò)程的分析，推出了以仿真 (邏輯模擬、定時(shí)分析和故障仿真 )和自動(dòng)布局與布線為核心的 EDA 產(chǎn)品，這一階段的 EDA 已把三維圖形技術(shù)、窗口技術(shù)、計(jì)算機(jī)操作系統(tǒng)、網(wǎng)絡(luò)數(shù)據(jù)交換、數(shù)據(jù)庫(kù)與進(jìn)程管理等一系列計(jì)算機(jī)學(xué)科的最新成果引入電子設(shè)計(jì) ，形成了 CAE— 計(jì)算機(jī)輔助工程。它利用計(jì)算機(jī)的圖形編輯、分析和存儲(chǔ)等能力，協(xié)助工程師設(shè)計(jì)電子系統(tǒng)的電路圖、印制電路板和集成電路板圖 ， 采用二 維圖形編輯與分析，主要解決電子線路設(shè)計(jì)后期的大量重復(fù)性工作，可以減少設(shè)計(jì)人員的繁瑣重復(fù)勞動(dòng)，但自動(dòng)化程度低，需要人工干預(yù)整個(gè)設(shè)計(jì)過(guò)程。 EDA 的發(fā)展 階段及特點(diǎn) EDA 技術(shù)的發(fā)展始于 70 年代，至今經(jīng)歷了三個(gè)階段。設(shè)計(jì)者的工作僅限于利用軟件的方式來(lái)完成對(duì)系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下和應(yīng)用相應(yīng)的 FPGA/CPLD 器件，就可以得到最后的設(shè)計(jì)結(jié)果。傳統(tǒng)的數(shù)字電路設(shè)計(jì)模式，如利用卡諾圖的邏輯化簡(jiǎn)手段以及難懂的布爾方程表達(dá)方式和相應(yīng)的 TTL或 4000系列小規(guī)模集成芯片的堆砌技術(shù)正在迅速地退出歷史舞臺(tái)?？v觀可編程邏輯器件的發(fā)展史，它在結(jié)構(gòu)原理、集成規(guī)模、下載方式、邏輯設(shè)計(jì)手段等方面的每一次進(jìn)步都為現(xiàn)代電子設(shè)計(jì)技術(shù)的革命與發(fā)展提供了不可或缺的強(qiáng)大動(dòng)力。由于這類器件可以通過(guò)軟件編程而對(duì)其硬件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 2 第 1 章 、 EDA 的發(fā)展歷程及其應(yīng)用 (EDA)發(fā)展概述 什么是電子設(shè)計(jì)自動(dòng)化 (EDA) 在電子設(shè)計(jì)技術(shù)領(lǐng)域， 可編程邏輯器件 (如 PLD)的應(yīng)用，已有了很好的普及。 本文以 Max + Plus Ⅱ軟件為設(shè)計(jì)平臺(tái) ,采用 VHDL 語(yǔ)言 實(shí)現(xiàn)數(shù)字頻率計(jì)的整體設(shè)計(jì) 本文介紹了使用 VHDL 語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)的方法，并下載到 CPLD 中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) III 目 錄 引 言 .................................................................... 1 第 1章、 EDA 的發(fā)展歷程及其應(yīng)用 ............................................ 2 (EDA)發(fā)展概述 ...................................... 2 什么是電子設(shè)計(jì)自動(dòng)化 (EDA)................................... 2 EDA 的發(fā)展階段及特點(diǎn) ........................................ 2 、 EDA 的應(yīng)用 ................................................. 3 EDA的 FPGA/CPLD 的開(kāi)發(fā) ....................................... 4 FPGA/CPLD 的介紹 ............................................ 4 基于 EDA 工具的 FPGA/CPLD 開(kāi)發(fā)流程 ............................ 4 用 FPGA/CPLD 開(kāi)發(fā)的優(yōu)缺點(diǎn) .................................... 5 VHDL 語(yǔ)言 ........................................................ 5 MAX+PLUS II 介紹 ................................................. 6 第 2章、數(shù)字頻率計(jì)的設(shè)計(jì) .................................................. 8 ................................................... 8 ................................................... 8 直接測(cè)頻法 ................................................. 8 多周期同步測(cè)頻法 ........................................... 9 .................................................. 10 ................................................ 11 第 3章、基于 EDA 的數(shù)字頻率計(jì)軟件設(shè)計(jì) ..................................... 12 ................................................ 12 .............................................. 13 測(cè)頻控制信號(hào)模塊 TESTCTL： ................................. 14 十進(jìn)制計(jì)數(shù)模塊 CNT10 ： .................................... 15 32 位鎖存模塊 REG32B： ..................................... 16 數(shù)碼顯示電路 ............................................... 17 ............................................ 18 第四章、基于 EDA 的數(shù)字頻率計(jì)硬件設(shè)計(jì) ..................................... 20 ........................................................ 20 .................................................... 21 第五章 結(jié)論 .............................................................. 22 第六章 展望 .............................................................. 23 參 考 文 獻(xiàn) .............................................................. 24 謝 辭 ................................................................... 25 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 1 引 言 在 電子設(shè)計(jì)領(lǐng)域 中 ， EDA 技術(shù)是以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體 ,以硬件語(yǔ)言為系統(tǒng)邏輯描述的主要方式 ,以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_(kāi)發(fā)軟件及實(shí)