【正文】 可編程邏輯器件 CPLD 的簡介 最早的可編程邏輯器件 PLD 誕生于 20 世紀 70 年代 。然后對計數(shù)器清零，準備下一次計數(shù)。本實驗中的 EPM7128SLC8415 內(nèi)無晶振既無時鐘源，則以 CD4060 時鐘源取得不同量程所需要的時間基準信號，實現(xiàn)量程控制。 1．鞏固學生相關(guān)專業(yè)課理論知識，培養(yǎng)學生設計、繪圖、計算機應用、文獻查閱、報告撰寫等基本技能； 2．著力培養(yǎng)學生的、創(chuàng)新意識、嚴肅認真的治學態(tài)度和嚴謹求實的工作作風； 3. 努力提高學生實踐動手能力及獨立分析和解決工程實際問題的能力； 表 11 使用的器件 名稱 型號 數(shù)量 可編程邏輯器件 EPM71288LC8415 1 插座 PLCC84 1 數(shù)碼管 共 陽 4 實驗板 200?150 1 無源晶振 6MHZ 1 電容 2200uF 1 電容 100uF 1 電容 — 2 整流橋 — 1 三極管 9012 4 管座 DIP DIP20 各 1個 電阻 1k 16 總體結(jié)構(gòu)框圖 圖 11 結(jié)構(gòu)框圖 鎖存器 顯示系統(tǒng) 門控 十進制計數(shù)器 CLK 基于 CPLD 的數(shù)字頻率計設計 2 本設計主要以數(shù)字器件為核心，主要分為時基電路、計數(shù)電路、鎖存電路、譯碼顯示電路這四部分。 22 信息與控制工程學院硬件課程設計說 明書 1 第 1 章 緒論 課程設計目的 課程設計是大學生將理論聯(lián)系實踐的重要紐帶，是對學生進行的一次綜合性專業(yè)設計的訓練。 20 參考文獻 17 譯碼器程序及 仿真波形 16 譯碼器單元電路設計 16 數(shù)據(jù)選擇器單元電路設計 14 信息與控制工程學院硬件課程設計說 明書 III 第五章顯示系統(tǒng)的設計 12 計數(shù)器程序運行結(jié)果 12 計數(shù)器設計 10 下載電路的設計 8 直流電源電路設計 8 直流電源設計 6 動態(tài)掃描顯示原理 5 數(shù)碼管的選用方案 5 LED 數(shù)碼管簡介 5 顯示電路的設計 4 EPM7128SLC8415 芯片結(jié)構(gòu) 3 第 2 章 主要電路設計 2 CPLD 的開發(fā)應用 2 CPLD 的特點 1 總體結(jié)構(gòu)框圖 I 第 1 章 緒論 3 月 26 日4 月 1日 第二周 學習可編程邏輯器件的原理圖層次化設 計方法，硬件下載實現(xiàn)數(shù)字頻率計功能 4 月 2 日4 月 8日 第三周 可實現(xiàn)創(chuàng)新新的功能，完成并提交硬件設計作品及硬件課程設計說明書，課程設計答辯。 信息與控制工程學院硬件課程設計說明書 基于 CPLD 的數(shù)字頻率計設計 學生學號： 學生姓名 專業(yè)班級： 指導教師： 職 稱： 副教授 起止日期： ～ 吉林化工學院 Jilin Institute of Chemical Technology 信息與控制工程學院硬件課程設計說 明書 I 課程設計任務書 一、設計題目：基于 CPLD的數(shù)字頻率計 設計 二、設計目的 1. 掌握可編程邏輯器件的基本原理及利用 EDA開發(fā)工具 Max+plusII進行可編程邏輯器件設計的方法； 2. 掌握用 CPLD進行計數(shù)器，譯碼器及 LED動態(tài)掃描顯示驅(qū)動電路設計的方法； 3. 熟練掌握可編程邏輯器件的原理圖層次化設計方法； 4. 掌握利用 Max+plusII進行軟件防真及對可編程邏輯器件進行硬件下載方法； 三、設計任務及要求 設計并實現(xiàn) 6位數(shù)字頻率計，實現(xiàn)對輸入信號的頻率測量，測量帶寬 1HZ1MHZ。 下載芯片： Altera的 MAX70000S系列 頻率計具有以下基本功能： 1. 通過 VHDL語言編 程，實現(xiàn)計數(shù)器，譯碼器等功能； 2. 通過 VHDL語言編程，實現(xiàn) LED 的掃描驅(qū)動顯示； 3. 設計并搭接數(shù)字頻率計電路，通過仿真檢測電路的正確性； 4. 實現(xiàn)小數(shù)點的顯示（發(fā)揮）； 四、設計時間及進度安排 設計時間共三周（ ～ ） ,具體安排如下表： 周安排 設 計 內(nèi) 容 設計時間 第一周 學習可編程邏輯器件開發(fā)工具 Max+plusII的使用，計數(shù)器，譯碼器，動態(tài)掃描顯示驅(qū)動電路設計，軟件防真，頻率計數(shù)顯示的實現(xiàn)。 4 月 9 日4 月 13日 五、指導教師評語及學生成績 指導教師評語 : 年 月 日 成績 指導教師 (簽字 ): 基于 CPLD 的數(shù)字頻率計設計 II 目 錄 課程設計任務書 1 課程設計目的 1 可編程邏輯器件 CPLD 的簡介 2 各類型 CPLD 的 芯片介紹 4 EPM7128SLC8415 電路設計 4 EPM7128SLC8415 芯片的外圍電路 6 七段數(shù)碼管的驅(qū)動 7 第 3 章 電源及其外圍電路的設計 8 直流電源工作原理 8 CD4060 分頻器 /振蕩器 9 CD4060 基本特征 9 CD4060 管腳功能 9 CD4060 分頻原理 10 第 4 章 計數(shù)器及鎖存器的設計 12 計數(shù)器單元電路設計 12 數(shù)據(jù)鎖存器電路設計 16 顯示電路模塊的原理 17 譯碼器設計方案 18 結(jié)論 21 附錄 通過課程設計以利于學生獲得以下幾方面能力。上圖結(jié)構(gòu)框圖是整個實驗的設計思路，本實驗是將 6MHZ 的頻率進行分頻，而分頻的結(jié)果數(shù)碼管顯示出來。十進制計數(shù)器對輸入的時鐘脈沖當其高電平時，計數(shù)器計數(shù)，低電平時，計數(shù)器處于保持狀態(tài)，數(shù)據(jù)送入鎖存器進行鎖存顯示。 鎖存器用來儲存有效計數(shù)值，以穩(wěn)定輸出，由 四路數(shù)據(jù)選擇 從多路輸入數(shù)據(jù)（ BCD 碼）中選擇其中 1 路送到輸出端， 由譯碼顯示器驅(qū)動 LED 顯示十進制數(shù) 。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設計比純硬件的數(shù)字電路具有很強的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路為彌補 PLD 只能設計小規(guī)模電路這一缺陷。目前應用已深入網(wǎng)絡、儀器儀表、汽車電子、數(shù)控機床、航天測控設備等方面。幾乎所有應用中小規(guī)模通用數(shù)字集成的電路的場合均可應用 CPLD 器件。具有 7000— 31000 個可用門、 6144 位 RAM、 720 個觸發(fā)器和 150 最大 I/O 數(shù)。該系列芯片有 84 到 562 個引腳的各種封裝。 2． ALTERA 公司 MAX 系列包括 MAX3000/5000/7000/9000 等品種，集成度在幾百門至數(shù)萬門之間，采用 EPROM 和 EEPROM 工藝，所有 MAX7000/9000 系列器件都支持 ISP 和 JTAG 邊界掃