【正文】 039。 END COMPONENT。 clkout100 : OUT std_logic。 clkout1 : OUT std_logic。ENTITY tbb_vhd ISEND tbb_vhd。USE 。源文件編寫成功后編譯并生成圖形文件符號如圖：仿真文件編寫如下：LIBRARY ieee。clkout1K=c4。clkout10=c2。end process。 end if。 elsif t1=24000 then c4=not c4。139。process(clk)is begin if clk39。 end if。 t100=1。 then 方法同上 if t100240000 then t100=t100+1。event and clk=39。end process。 end if。 elsif t10=2400000 then c2=not c2。139。process(clk)is begin if clk39。 end if。 由于48MHZ的的信號，前一半的時候c1為0，則后一半是為1，就完成了對信號進行分頻，產(chǎn)生了1HZ的信號 t1=1。 then if t124000000 then 對t1進行計數(shù)，當t1未計滿后對其進行加1 t1=t1+1。event and clk=39。signal c4:std_logic。signal c2:std_logic。signal t1K:integer range 1 to 24000。signal t10:integer range 1 to 2400000。end fenpinqi。 clkout100 : out STD_LOGIC。 clkout1 : out STD_LOGIC。use 。use 。6）譯碼顯示，用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點顯示的輸出信號，同時對高位的無意義零進行消隱。4）計數(shù)器，用于對輸入的待測信號進行脈沖計數(shù)，計數(shù)輸出。2）閘門選擇器，用于選擇不同的閘門時間以及產(chǎn)生后續(xù)的小數(shù)點的顯示位置。在計數(shù)式數(shù)字頻率計中，通過選擇不同的閘門時間，可以改變頻率計的測量范圍和測量精度。如果計數(shù)式頻率計的顯示器單位為“KHz”，即小數(shù)點定位在第三位。比如，時間基準信號的重復周期為1S，加到閘門的門控信號作用時間T亦準確地等于1S，即閘門的開通時間——“閘門時間”為1S。門控信號控制閘門的開與閉，只有在閘門開通的時間內(nèi)，方波脈沖②才能通過閘門成為被計數(shù)的脈沖⑤由計數(shù)器計數(shù)。若在一定的時間間隔T內(nèi)計數(shù)，計得某周期性信號的重復變化次數(shù)為N，則該信號的頻率可表達為：f = N / T .基于這一原理我們可以使用單位時間內(nèi)對被測信號進行計數(shù)的方法求得對該信號的頻率測量,具體實現(xiàn)過程簡述如下: 首先，將被測信號①(方波)加到閘門的輸入端。 b、采用記憶顯示方法 c、實現(xiàn)對高位無意義零的消隱。電子技術(shù)綜合試驗實驗報告 班級：測控一班 學號：2907101002 姓名：李大帥 指導老師：李穎基于FPGA的數(shù)字頻率計設(shè)計報告一、 系統(tǒng)整體設(shè)計設(shè)計要求: 被測輸入信號：方波 測試頻率范圍為：10Hz～100MHz 量程分為三檔：第一檔：閘門時間為1S時， 第二檔：， 第三檔：。顯示工作方式：a、用六位BCD七段數(shù)碼管顯示讀數(shù)。 系統(tǒng)設(shè)計原理: 所謂“頻率”，就是周期性信號在單位時間(1秒)內(nèi)變化的次數(shù)。由一個高穩(wěn)定的石英振蕩器和一系列數(shù)字分頻器組成了時基信號發(fā)生器，它輸出時間基準(或頻率基準)信號③去控制門控電路形成門控信號④，門控信號的作用時間T是非常準確的(由石英振蕩器決定)。閘門開通的時間稱為閘門時間，其長度等于門控信號作用時間T。在這一段時間內(nèi)，若計數(shù)器計得N=100000個數(shù)，根據(jù)公式f = N / T，那么被測頻率就是100000Hz。不難設(shè)想，若將閘門時間設(shè)為T=，則計數(shù)值為10000，這時，顯示器的小數(shù)點只要根據(jù)閘門時間T的改變也隨之自動往右移動一位(自動定位)，那么。 系統(tǒng)單元模塊劃分:1）分頻器，將產(chǎn)生用于計數(shù)控制的時鐘分別為1HZ，10HZ，100HZ脈沖和1KHZ的用于七段顯示數(shù)碼管掃描顯示的掃描信號。3）門控電路，產(chǎn)生用于計數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。5）鎖存器，用于對計數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進行記憶顯示，同時避免計數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。二、 單元電路設(shè)計 分頻器：該電路將產(chǎn)生四個不同頻率的信號輸出，因為電路板上給出了一個48MHZ的晶振，所以我們只需要對48MHZ的信號進行適當分頻即可得到我們所需的四個不同頻率的信號輸出，我們設(shè)計一個輸入為48MHZ，有四個輸出端分別為1HZ，10HZ和100HZ，1KHZ的分頻器，原程序如下： library IEEE。use 。entity fenpinqi is Port ( clk : in STD_LOGIC。 clkout10 : out STD_LOGIC。clkout1K : out STD_LOGIC)。 architecture Behavioral of fenpinqi issignal t1:integer range 1 to 24000000。signal t100:integer range 1 to 240000。signal c1:std_logic。signal c3:std_logic。beginprocess(clk)is begin if clk39。139。 elsif t1=24000000 then t1計滿后對其進行賦一，并且令c1進行翻轉(zhuǎn)，然后將c1的值賦給clkout1 c1=not c1。 end if。end process。event and clk=39。 then 方法同上 if t102400000 then t10=t10+1。 t10=1。 end if。 process(clk)is begin if clk39。139。 elsif t100=240000 then c3=not c3。 end if。end process。event and clk=39。 then 方法同上 if t1K24000000 then t1K=t1K+1。 t1K=1。 end if。clkout1=c1。clkout100=c3。end Behavioral。USE 。USE 。ARCHITECTURE behavior OF tbb_vhd IS COMPONENT fenpinqi PORT(clk : IN std_logic。 clkout10 : OUT std_logic。 clkout1K : OUT std_logic)。 SIGNAL clk : std_logic := 39。 SIGNAL clkout1 : std_logic。 SIGNAL clkout100 : std_logic。BEGIN uut: fenpinqi PORT MAP(clk = clk, clkout1 = clkout1, clkout10 = clkout10, clkout100 = clkout100, clkout1K = clkout1K)。039。 clk=39。 wait fo