【文章內(nèi)容簡介】 器頻率的1/12，一個(gè)12M 的晶振用在51 芯片上，那么51 的計(jì)數(shù)速率就為1M。 晶體是為了得到標(biāo)準(zhǔn)的無誤差的波特率，那么為何呢？計(jì)算一下就知道了。如我們要得到9600 的波特率， 和12M，定時(shí)器1 為模式2，SMOD 設(shè)為1，分別看看那所要求的TH1 為何值。代入公式：　　　　9600＝(2247。32)(()/(256TH1))　　TH1＝250　　12M　　9600＝(2247。32)((12M/12)/(256TH1))　　TH1≈上面的計(jì)算可以看出使用12M 晶體的時(shí)候計(jì)算出來的TH1 不為整數(shù)，而TH1 的值只能取整數(shù)，這樣它就會(huì)有一定的誤差存在不能產(chǎn)生精確的9600 波特率。當(dāng)然一定的誤差是可以在使用中被接受的， 的晶體振蕩器也會(huì)因晶體本身所存在的誤差使波特率產(chǎn)生誤差，但晶體本身的誤差對波特率的影響是十分之小的，可以忽略不計(jì)。DAC0832芯片：　　DAC0832是8分辨率的D/A轉(zhuǎn)換集成芯片。與微處理器完全兼容。這個(gè)DA芯片以其價(jià)格低廉、接口簡單、轉(zhuǎn)換控制容易等優(yōu)點(diǎn)，在單片機(jī)應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用。D/A轉(zhuǎn)換器由8位輸入鎖存器、8位DAC寄存器、8位D/A轉(zhuǎn)換電路及轉(zhuǎn)換控制電路構(gòu)成。 DAC0832的主要特性參數(shù)如下：　　* 分辨率為8位；　　* 電流穩(wěn)定時(shí)間1us；　　* 可單緩沖、雙緩沖或直接數(shù)字輸入；　　* 只需在滿量程下調(diào)整其線性度；　　* 單一電源供電（+5V～+15V）；　　* 低功耗，200mW。 DAC0832結(jié)構(gòu)：　　* D0～D7：8位數(shù)據(jù)輸入線，TTL電平，有效時(shí)間應(yīng)大于90ns(否則鎖存器的數(shù)據(jù)會(huì)出錯(cuò))；　　* ILE：數(shù)據(jù)鎖存允許控制信號輸入線，高電平有效；　　* CS：片選信號輸入線（選通數(shù)據(jù)鎖存器），低電平有效；　　* WR1：數(shù)據(jù)鎖存器寫選通輸入線，負(fù)脈沖（脈寬應(yīng)大于500ns）有效。由ILE、CS、WR1的邏輯組合產(chǎn)生LE1，當(dāng)LE1為高電平時(shí)，數(shù)據(jù)鎖存器狀態(tài)隨輸入數(shù)據(jù)線變換，LE1的負(fù)跳變時(shí)將輸入數(shù)據(jù)鎖存；　　* XFER：數(shù)據(jù)傳輸控制信號輸入線，低電平有效，負(fù)脈沖（脈寬應(yīng)大于500ns）有效；　　* WR2：DAC寄存器選通輸入線，負(fù)脈沖（脈寬應(yīng)大于500ns）有效。由WRXFER的邏輯組合產(chǎn)生LE2，當(dāng)LE2為高電平時(shí)，DAC寄存器的輸出隨寄存器的輸入而變化，LE2的負(fù)跳變時(shí)將數(shù)據(jù)鎖存器的內(nèi)容打入DAC寄存器并開始D/A轉(zhuǎn)換?！　? IOUT1：電流輸出端1，其值隨DAC寄存器的內(nèi)容線性變化；　　* IOUT2：電流輸出端2，其值與IOUT1值之和為一常數(shù)；　　* Rfb：反饋信號輸入線，改變Rfb端外接電阻值可調(diào)整轉(zhuǎn)換滿量程精度；　　* Vcc：電源輸入端，Vcc的范圍為+5V～+15V；　　* VREF：基準(zhǔn)電壓輸入線，VREF的范圍為10V～+10V；　　* AGND：模擬信號地　　* DGND：數(shù)字信號地 DAC0832的工作方式：　　根據(jù)對DAC0832的數(shù)據(jù)鎖存器和DAC寄存器的不同的控制方式，DAC0832有三種工作方式：直通方式、單緩沖方式和雙緩沖方式。二、系統(tǒng)總體設(shè)計(jì) 考慮到測量方便，將數(shù)字頻率計(jì)劃分為四檔：10～99Hz、100～999Hz、1000～9999Hz、10000～99999Hz。這樣可以保證每一檔三位有效數(shù)字，而且第三位有效數(shù)字誤差在177。2以內(nèi)時(shí)即可達(dá)到精度要求。三個(gè)輸入信號：待測信號、標(biāo)準(zhǔn)時(shí)鐘脈沖信號和復(fù)位脈沖信號。設(shè)計(jì)細(xì)化要求：頻率計(jì)能根據(jù)輸入待測信號頻率自動(dòng)選擇量程，并在超過最大量程時(shí)顯示過量程，當(dāng)復(fù)位脈沖到來時(shí)，系統(tǒng)復(fù)位，重新開始計(jì)數(shù)顯示頻率?；谏鲜鲆螅梢詫⑾到y(tǒng)基本劃分為四個(gè)模塊，分別為分頻、計(jì)數(shù)、鎖存和控制，并可以確定基本的連接和反饋，如上圖所示。三、系統(tǒng)及模塊設(shè)計(jì)與說明如左圖所示為數(shù)字頻率計(jì)測量頻率的原理圖。已知給定標(biāo)準(zhǔn)時(shí)鐘脈沖高電平時(shí)間，將此高電平信號作為計(jì)數(shù)器閘門電平，通過計(jì)數(shù)器得到時(shí)間內(nèi)待測脈沖的個(gè)數(shù)N，則有。由圖示可以看出，一個(gè)閘門電平時(shí)間內(nèi)計(jì)數(shù)的最大誤差為N177。1，為保證誤差要求取N≥100。經(jīng)計(jì)算，四檔的閘門電平時(shí)間分別為10s、1s、。僅對計(jì)數(shù)器計(jì)數(shù)值N進(jìn)行簡單的移位即可得到結(jié)果。產(chǎn)生閘門電平的工作由分頻器完成。分頻器采用計(jì)數(shù)分頻的方法，產(chǎn)生計(jì)數(shù)閘門電平和一系列控制脈沖，并接受計(jì)數(shù)器和控制器的反饋?？刂破髦饕脕砼袛嘤?jì)數(shù)器計(jì)數(shù)是否有效，從而控制檔位轉(zhuǎn)換，鎖存器打開、關(guān)閉和設(shè)定值。計(jì)數(shù)器在分頻器和控制器的作用下對輸入待測信號計(jì)數(shù)，并把計(jì)數(shù)值輸出，在計(jì)數(shù)溢出時(shí)向控制器和分頻器發(fā)送溢出脈沖。鎖存器用來儲(chǔ)存有效計(jì)數(shù)值，以穩(wěn)定輸出。四、系統(tǒng)及模塊具體實(shí)現(xiàn)與說明 系統(tǒng)總體結(jié)構(gòu)圖見附圖1，下面對每一個(gè)模塊的具體功能、引腳分配和Verilog HDL語言編程實(shí)現(xiàn)進(jìn)行詳細(xì)說明。 在分模塊介紹之前先說明兩個(gè)重要的寄存器狀態(tài)STAT[1..0]和LATCH_STAT[1..0]。 STAT[1..0]用來保存當(dāng)前檔位信息，STAT[1..0]等于0則為第一檔，等于1則為第二檔，依此類推，共可標(biāo)記四檔，它位于控制模塊中，也是輸出，這樣其他模塊可以通過訪問它得到當(dāng)前檔位信息，而控制模塊可以修改它從而調(diào)整檔位（注：在系統(tǒng)總圖中由于所有與STAT[1..0]相連的線路均為對應(yīng)順序連接，故沒有才用MAX+plus II中默認(rèn)的總線連接，而是采用單根線）。 LATCH_STAT[1..0]用來保存鎖存器狀態(tài)信息，LATCH_STAT[1..0]＝0時(shí)，鎖存器在CLK作用下打開關(guān)閉。LATCH_STAT[1..0]＝1時(shí)，鎖存器強(qiáng)制置零，CLK無效。LATCH_STAT[1..0]＝ 2時(shí)，鎖存器強(qiáng)制置1FFFF，CLK無效。它也在控制器中，這樣可以通過對其改變數(shù)值達(dá)到控制鎖存器鎖存、復(fù)位和顯示過量程的功能。 計(jì)數(shù)器COUNTER 計(jì)數(shù)器設(shè)計(jì)圖見附圖1右上部分，由四個(gè)十進(jìn)制計(jì)數(shù)器級聯(lián)。四個(gè)輸入端口：時(shí)鐘脈沖CLK、使能端EN、清零端CLRN、檔位狀態(tài)端STAT[1..0]。五個(gè)輸出端口：四個(gè)四位十進(jìn)制BCD碼輸出OUT1[3..0]～OUT4[3..0]、過量程溢出OF。功能表見下：表格 1十進(jìn)制計(jì)數(shù)器功能表CLKENCLRNSTAT[1..0]OUT4~1OFHL0,1,23位加一計(jì)數(shù)OF等于第三位進(jìn)位HL34位加一計(jì)數(shù)OF等于第四位進(jìn)位LL計(jì)數(shù)保持LLLHLL輸入輸出 每個(gè)十進(jìn)制計(jì)數(shù)器用Verilog HDL語言編程實(shí)現(xiàn)。源程序如下： 分頻器 分頻器是本系統(tǒng)最重要的功能部件之一，由它產(chǎn)生閘門電平和控制器、計(jì)數(shù)器的控制脈沖。它有四個(gè)輸入:標(biāo)準(zhǔn)時(shí)鐘脈沖輸入CLK102溢出處理觸發(fā)TRIGGER、復(fù)位觸發(fā)RESET和檔位狀態(tài)STAT[1..0]。三個(gè)輸出：計(jì)數(shù)閘門電平FGATE、控制器工作脈沖FTRIGGER、計(jì)數(shù)器控制器清零脈沖FCLR。其組成圖見附圖2右上部分。分頻器采用計(jì)數(shù)分頻的辦法，即使用一內(nèi)部寄存器，在時(shí)鐘脈沖上升沿加一計(jì)數(shù)，當(dāng)計(jì)到一定值時(shí)就改變FGATE的狀態(tài)，從而達(dá)到分頻的目的。由于輸入標(biāo)準(zhǔn)時(shí)鐘脈沖為1024Hz，約為20，誤差很大，這樣第三、四檔公用一個(gè)閘門電平，同時(shí)在計(jì)數(shù)和鎖存時(shí)要做相應(yīng)的移位，因?yàn)闇y量第四檔頻率時(shí)有4位有效數(shù)字。要得到10s、1s、分別要計(jì)數(shù)到1021024和103。從組成圖中也可以看出分頻器由這三種計(jì)數(shù)器并聯(lián)組成，通過3個(gè)4選1選擇器（一個(gè)74LS153和一個(gè)4_1MUX），由STAT[1..0]選擇使用的FGATE、FCLR和FTRIGGER。 輸出FGATE送計(jì)數(shù)器EN作為計(jì)數(shù)器使能閘門電平。FTRIGGER送控制器TRIGGER作為控制器工作脈沖。FCLR送計(jì)數(shù)器CLRN作為每次計(jì)數(shù)開始前的清零信號，送控制器CLR作為控制器內(nèi)部觸發(fā)信號。這三個(gè)信號的時(shí)序圖如下：由圖可以看出FGATE由高變低，即計(jì)數(shù)結(jié)束時(shí)，F(xiàn)TRIGGER信號才產(chǎn)生，這時(shí)控制器開始工作，判斷計(jì)數(shù)是否有效，然后發(fā)出一系列指令直到FCLR信號到來，計(jì)數(shù)器清零，準(zhǔn)備進(jìn)入下一次計(jì)數(shù)。采用這樣的像CPU時(shí)鐘一樣的信號的原因，一方面，處理計(jì)數(shù)數(shù)據(jù)只用了很短的時(shí)間，兩次測量之間時(shí)間很短，加快了頻率計(jì)的響應(yīng)速度；另一方面，解決了異步時(shí)序邏輯的競爭，使系統(tǒng)工作在異步時(shí)序狀態(tài)下，既保持了很高的響應(yīng)速度，又有很高的穩(wěn)定性。為了解決在第一檔向第二檔轉(zhuǎn)換時(shí)等待時(shí)間過長的問題，分頻器由TRIGGER端口接收一個(gè)計(jì)數(shù)器的溢出脈沖，當(dāng)計(jì)數(shù)器溢出時(shí)，在脈沖上升沿將內(nèi)部計(jì)數(shù)器置為FGATE結(jié)束高電平的最后一個(gè)計(jì)數(shù)器值。這樣，由于控制器此時(shí)溢出已被置位，馬上就能進(jìn)入一次換檔處理，保證了換檔的快速。另外，RESET信號上升沿到來時(shí)，計(jì)數(shù)器被置為零，這樣就可以馬上重新開始計(jì)數(shù)，實(shí)現(xiàn)了復(fù)位的效果。分頻器單元FREQCER_10240的源程序如下（其他兩個(gè)單元僅計(jì)數(shù)值不相同，其他均一樣，故不列在此，見附錄）： 鎖存器 鎖存器有八個(gè)輸入：時(shí)鐘脈沖CLK，置位端SET，復(fù)位端RESET，4個(gè)4bit十進(jìn)制BCD輸入IN1[3..0]～I(xiàn)N4[3..0]，檔位狀態(tài)STAT[1..0]。五個(gè)輸出：5個(gè)5bit十進(jìn)制BCD輸出。組成圖見附圖2左上部分。由一橋接器BRIDGE和4個(gè)LATCH_4_11個(gè)LATCH_4_1鎖存器組成。 橋接器BRIDGE主