【正文】 量精度較低。 由于社會(huì)發(fā)展和科技發(fā)展的需要，信息傳輸和處理的要求的提高，對(duì)頻率的測(cè) 量精度也提出了更高的要求，需要更高準(zhǔn)確度的時(shí)頻基準(zhǔn)和更精密的測(cè)量技術(shù)。 1 個(gè)字的計(jì) 數(shù)誤差，而且這些方法設(shè)備復(fù)雜，不利于推廣。在方案考慮方面，因?yàn)閮?nèi)部計(jì)數(shù)器的個(gè)數(shù)決定了頻率計(jì)的總量程，故在內(nèi)部設(shè)置了 八個(gè)計(jì)數(shù)器作為頻率計(jì)測(cè)量的單位，并用八個(gè)數(shù)碼管顯示出來。在信號(hào) Load的上升沿時(shí)，立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到 REG32B的內(nèi)部，并由 REG32B 的輸出端輸出，然后，七段譯碼器可以譯碼輸出。 USE 。 CLR_CNT : OUT STD_LOGIC。 END COMPONENT。 SIGNAL OUTY1,OUTY2,OUTY3,OUTY4,OUTY5,OUTY6,OUTY7,OUTY8: STD_LOGIC_VECTOR(3 DOWNTO 0)。 U7: CNT10 PORT MAP(COUT5,CLR_CNT1,TSTEN1,OUTY6,COUT6)。 U15 : REG32B PORT MAP(LOAD1,OUTY6,DOUT(23 DOWNTO 20))。 U1~U8 為 74SXX 系列與非門，同步 檢測(cè)電路利用門電路的延時(shí)來構(gòu)成。 USE 。 BEGIN PROCESS( CLK ) BEGIN IF CLK39。 AND Div2CLK = 39。 Load = NOT Div2CLK。從仿真圖上可知：此計(jì)數(shù)器具有良好的控制和計(jì)數(shù)功能。 計(jì)數(shù)結(jié)果 CARRY_OUT : OUT STD_LOGIC )。139。 END PROCESS。 END behav。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 END behav。 如圖 38 所示為 二 十進(jìn)制轉(zhuǎn)換模塊仿真圖 。 為了產(chǎn)生這個(gè)時(shí)序圖，首先有一個(gè) D觸發(fā)器構(gòu)成二分頻器，在每次時(shí)鐘 CLK 的上升沿到來使其值翻轉(zhuǎn)。SYS START用于通知系統(tǒng)開始進(jìn)行測(cè)量，當(dāng)系統(tǒng)接受到 SYS_ START 后，就開始對(duì)被測(cè)時(shí)鐘信號(hào) CHECK CLK 上的信號(hào)進(jìn)行頻率測(cè)量，并輸出測(cè)頻結(jié)果。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 21 GNDGNDabfcgdeD P Y1234567abcdefg8dpdpD S 1D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U17 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 2D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U27 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 3D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U37 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 4D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U47 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 5D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U57 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 6D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U67 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 7D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U77 4L S 2 48V C CIO1IO2IO3IO4IO5IO6IO7V C C I O 18GND9IO10IO11IO12D A T A 013n C O N F I G14V C C A _P L L 115C L K 016C L K 117G N D A _P L L 118G N D G _P L L 119n C E O20n C E21M S E L 022M S E L 123D C L K24IO25IO26IO27IO28V C C I O 129GND30IO31IO32IO33IO34IO35IO36IO37IO38IO39IO40IO41IO42GND43VCCIO444GND45VCCINT46IO47IO48IO49IO50IO51IO52IO53GND54VCCINT55IO56IO57IO58IO59IO60IO61IO62GND63VCCINT64GND65VCCIO466IO67IO68IO69IO70IO71IO72IO73IO74IO75IO76IO77IO78IO79GND80V C C I O 381IO82IO83IO84IO85C O N F _ D O N E86n S T A T U S87T C K88T M S89T D O90G N D G _P L L 291C L K 392C L K 293V C C A _P L L 294T D 195IO96IO97IO98IO99IO1 00GND1 01V C C I O 31 02IO1 03IO1 04IO1 05IO1 06IO1 07IO1 08IO109IO110IO111IO112IO113IO114VCCIO2115GND116VCCINT117GND118IO119IO120IO121IO122IO123IO124IO125VCCINT126GND127IO128IO129IO130IO131IO132IO133IO134VCCINT135GND136VCCIO2137GND138IO139IO140IO141IO142IO143IO144A L T E R Ac y c l o n eE P 1 C 3 T 1 4 4 C 8TMA1*abfcgdeD P Y1234567abcdefg8dpdpD S 8D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U87 4L S 2 481 . 5 v2 . 5 v3 . 3 vF I NC L K 1 H z 圖 41 系統(tǒng)電路圖 分析 通過 CLOCK0 選擇不同頻率進(jìn)行測(cè)量記錄數(shù)據(jù)結(jié)果如下： 選擇頻率（ HZ） 實(shí)測(cè)頻率值（ HZ） 相對(duì)誤差（ HZ） 測(cè)量誤差（ %） 16 17 1 256 260 4 4 096 4 109 13 32 768 32 991 223 3 000 000 3 008 598 8 598 50 000 000 50 041 780 41 780 由以上數(shù)據(jù)分可知，當(dāng)測(cè)量數(shù)據(jù)較小時(shí)，測(cè)量誤差比較大，而相對(duì)誤差比較?。划?dāng)測(cè)量數(shù)據(jù)較大時(shí)，測(cè)量誤差相對(duì)較小，而相對(duì)誤差 比較大。另外 ,標(biāo)準(zhǔn)信號(hào)的頻率的提高 ,也進(jìn)一步提高了測(cè)頻的精度 ,同時(shí)測(cè)頻時(shí)間大大縮短。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的 電子線路系統(tǒng)功能。 其設(shè)計(jì)簡單，不需要詳細(xì)知道硬件電路的結(jié)構(gòu)，就可以進(jìn)行開發(fā)。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 23 第 六 章 展望 21 世紀(jì)人類將全面進(jìn)入信息化社會(huì)，對(duì)微電子信息技術(shù)和微電子 VLSI 基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是 21世紀(jì)若干年代中最為重要的和最有活力的高科技領(lǐng)域之一。 而且 這種設(shè)計(jì)方式使設(shè)計(jì)者不能預(yù)測(cè)下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時(shí)才確定，也很難通過局部電路的調(diào)整使整個(gè)系統(tǒng)達(dá)到既定的功能和指標(biāo)，不能保證設(shè)計(jì)一舉成功。 74LS248 為七段譯碼顯示驅(qū)動(dòng)電路，可以將頻率計(jì)數(shù)的結(jié)果譯成能在數(shù)碼管上顯示相對(duì)應(yīng)的十進(jìn)制數(shù)字，便于讀取測(cè)量的結(jié)果。而 Load 信號(hào)正好是 TSTEN 端信號(hào)的翻轉(zhuǎn)。采用 ALTERA 公司推出的 Max+Plus II 軟件，對(duì)所編寫數(shù)字頻率計(jì) VHDL 源程序進(jìn)行編譯、邏輯綜合，自動(dòng)地把 VHDL 描述轉(zhuǎn)變?yōu)殚T級(jí)電路；然后進(jìn)行波形仿真，得到的波形圖如圖 39 所示，從仿真波形上看測(cè)量的結(jié)果是準(zhǔn)確的。如果沒有外接譯碼器，例如 74LS138，則使用 t 信號(hào)控制數(shù)碼管的陰極 ，如果外接了譯碼器，則使用 t9 控制譯碼器的輸入端，譯碼器的輸出 端控制數(shù)碼管的陰極。 ARCHITECTURE behav OF REG32B IS BEGIN PROCESS(Load, DIN) BEGIN IF Load39。 鎖存器工作時(shí)序如下：當(dāng)同步信號(hào) (clk)上升沿到來時(shí)，計(jì)數(shù)使能信號(hào)（ cp） 立即變成高電平， 鎖存信號(hào)（ creg）及清零信號(hào)（ clr）變成低電平，同步信號(hào) （ clk）的上升沿再次到來時(shí)，除清零信號(hào)（ clr）外，其余信號(hào)均取