【正文】 在此次設(shè)計(jì)過(guò)程中，最大的優(yōu)點(diǎn)是采用了自頂向下的模塊化設(shè)計(jì)，使程序清晰易懂，在秒和分的計(jì)數(shù)器的設(shè)計(jì)時(shí)，考慮到分秒都是六十進(jìn)制，而分秒的顯示都是個(gè)位和十位分開顯示，為了譯碼方便，采用了六進(jìn)制和十進(jìn)制計(jì)數(shù)器套用的設(shè)計(jì)方法，看起麻煩實(shí)際使程序更易設(shè)計(jì)。RDOUTH。 SIGNAL CLK1HZ,C1,C2,C3,C4:STD_LOGIC。 END COMPONENT。分鐘預(yù)置 DINH : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。6 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 11 WHEN 0111 = DOUT=0001111。 END BEHAVIORAL。039。 END BEHAVIORAL。 ARCHITECTURE BEHAVIORAL OF COUNTER10 IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。039。 USE 。 ，仿真過(guò)程不涉及具體器件的硬件特性，是較為粗略的。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 2 2 設(shè)計(jì)的基本原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈 沖。 本設(shè)計(jì)采用 EDA 技術(shù)，以硬件描述語(yǔ)言 VHDL 為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在 QUARTUSII 工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于 FPGA 的數(shù)字鐘。采用 1HZ 的基準(zhǔn)信號(hào)產(chǎn)生 1S 的基準(zhǔn)時(shí)間，秒的個(gè)位加到 10 就向秒的十位進(jìn)一，秒的十位加到 6 就向分的個(gè)位進(jìn)一，分的個(gè)位加到 10 就向分的十位進(jìn)一，分的十位加到 6 就向時(shí)進(jìn)一。一般情況下，這一仿真步驟可略去。 圖 3 秒信號(hào)產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確 的 12MHz 的方波信號(hào)，其輸出至分頻電路。139。 USE 。139。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。 BEGIN DOUTL = COUNT1。 END IF。3 WHEN 0100 = DOUT=1001100。 1HZ RESET : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT DECODER IS PORT (DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。amp。 END BEHAVIORAL。 在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，我更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。 U2: COUNTER6 PORT MAP( CLK=C1,RESET=RESET, DIN=DINS(6 DOWNTO 4),DOUT=DOUTSH,C=C2)。 SIGNAL RDOUTL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 秒鐘高位輸出 MINUTEL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。9 WHEN OTHERS = DOUT=1111111。 USE 。 ELSIF CLK39。 USE 。039。 END PROCESS。 END COUNTER6。039。 F: OUT STD_LOGIC)。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。 一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法：分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOWN（自頂向下）的設(shè)計(jì)方法。 關(guān)鍵詞 數(shù)字鐘 ,硬件描述語(yǔ)言 ,VHDL,FPGA 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) II Abstract The design for a multifunctional digital clock, with hours, minutes and seconds count display to a 24hour cycle count。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘已不能滿足人們的需求。 VHDL 文件。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它 ， 其它頻率段的信號(hào)均會(huì)被它所衰減 ， 而且 ， 振蕩信號(hào)的頻率與振蕩電路中的 R、 C 元件的數(shù)值無(wú)關(guān)。039。 六進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 5 所示： 圖 5 六進(jìn)制計(jì)數(shù)器模塊 六進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。039。 ENTITY COUNTER10 IS PORT ( CLK : IN STD_LOGIC。 ELSE COUNT = COUNT+1。 END COUNTER24。 IF COUNT2=10 THEN IF COUNT1=0011 THEN COUNT1=0000。0 WHEN 0001 = DOUT=1001111。 USE 。 END COMPONENT。 DOUTL : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。DOUTSH。 U9: DECODER PORT MAP( DIN = RDOUTMH,DOUT = MINUTEH)。 在此，特別感謝指導(dǎo)我設(shè)計(jì)的陳老師，在這次的設(shè)計(jì)中，陳老師給了我許多建議，讓我的設(shè)計(jì)更加完善，在仿真時(shí)，陳老師給了我許多幫 助，每當(dāng)仿真出問(wèn)題時(shí)，陳老師總是悉心得給我講解出問(wèn)題的地方和原因，我也從中學(xué)到了許多分析問(wèn)題的方法，也從中學(xué)到了不少其他的東西。 U5: COUNTER24 PORT MAP( CLK=C4,RESET=RESET, DIN=DINH,DOUTL=RDOUTL,DOUTH=RDOUTH)。 SIGNAL RRDOUTH:STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 小時(shí)低位輸出 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 12 HOURH: OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END BEHAVIORAL。 ENTITY DECODER IS PORT (DIN:IN STD_LOGIC_VECT