基于fpga的數(shù)字鐘的設(shè)計(jì)(編輯修改稿)
2025-01-06 22:48 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 5 數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度，它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過(guò)它 ， 其它頻率段的信號(hào)均會(huì)被它所衰減 ， 而且 ， 振蕩信號(hào)的頻率與振蕩電路中的 R、 C 元件的數(shù)值無(wú)關(guān)。因此 ， 這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電路 ， 將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 3。 圖 3 秒信號(hào)產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確 的 12MHz 的方波信號(hào)，其輸出至分頻電路。分頻電路的邏輯框圖如圖 4 所示。 圖 4 分頻電路模塊 分頻器程序： LIBRARY IEEE。 USE 。 USE 。 ENTITY DIV IS PORT(CLK,RESET: IN STD_LOGIC。 F: OUT STD_LOGIC)。 END DIV。 ARCHITECTURE ART OF DIV IS SIGNAL Q: INTEGER RANGE 0 TO 10。 BEGIN PROCESS(CLK) BEGIN IF(CLK39。EVENT AND CLK=39。139。) THEN IF(RESET=39。039。) THEN Q=0。 分頻電路 石英晶體 振蕩電路 秒信號(hào) 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 6 ELSIF Q=4 THEN F=39。139。 Q=Q+1。 ELSIF Q=9 THEN F=39。039。 Q=0。 ELSE F=39。039。 Q=Q+1。 END IF。 END IF。 END PROCESS。 END ART。 六進(jìn)制計(jì)數(shù)器模塊 對(duì)秒和分的十位進(jìn)行計(jì)數(shù)，計(jì)數(shù)滿六便變?yōu)?0，產(chǎn)生進(jìn)位。 六進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 5 所示： 圖 5 六進(jìn)制計(jì)數(shù)器模塊 六進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY COUNTER6 IS PORT ( CLK : IN STD_LOGIC。 RESET : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 C :OUT STD_LOGIC)。 END COUNTER6。 ARCHITECTURE BEHAVIORAL OF COUNTER6 IS SIGNAL COUNT : STD_LOGIC_VECTOR(2 DOWNTO 0)。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 7 BEGIN DOUT = COUNT。 PROCESS(CLK,RESET,DIN) BEGIN IF RESET= 39。039。 THEN COUNT = DIN。 C=39。039。 ELSIF RISING_EDGE(CLK) THEN IF COUNT=101 THEN COUNT=000。 C=39。139。 ELSE COUNT=COUNT+1。 C=39。039。 END IF。 END IF。 END PROCESS。 END BEHAVIORAL。 十進(jìn)制計(jì)數(shù)器模塊 對(duì)秒和分的個(gè)位進(jìn)行計(jì)數(shù)，計(jì)滿 10 便變?yōu)?0，并產(chǎn)生進(jìn)位。 十進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 6 所示： 圖 6 十進(jìn)制計(jì)數(shù)器模塊 十進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY COUNTER10 IS PORT ( CLK : IN STD_LOGIC。 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 8 RESET : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 C : OUT STD_LOGIC)。 END COUNTER10。 ARCHITECTURE BEHAVIORAL OF COUNTER10 IS SIGNAL COUNT : STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN DOUT = COUNT。 PROCESS(CLK,RESET,DIN) BEGIN IF RESET=39。039。THEN COUNT = DIN 。 C=39。039。 ELSIF RISING_EDGE(CLK) THEN IF COUNT = 1001 THEN COUNT = 0000。 C=39。139。 ELSE COUNT = COUNT+1。 C=39。039。 END IF。 END IF。 END PROCESS。 END BEHAVIORAL。 二十四進(jìn)制計(jì)數(shù)器模塊 對(duì)時(shí)進(jìn)行計(jì)數(shù)，計(jì)滿 24 便變?yōu)?0. 二十四進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 7 所示： 圖 7 二十四進(jìn)制計(jì)數(shù)器模塊 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 9 二十四進(jìn)制計(jì)數(shù)器程序： LIBRARY IEEE。 USE 。 USE 。 USE 。 ENTITY COUNTER24 IS PORT ( CLK : IN STD_LOGIC。 RESET : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 DOUTL : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUTH :OUT STD_LOGIC_VECTOR(
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