【文章內(nèi)容簡(jiǎn)介】 G EV C C V C C V C CM O D ES E TC H A N G E 圖 按鍵電路 在本設(shè)計(jì)中共有四個(gè)指示燈，一個(gè)為電源指示燈，其它三個(gè)是工作狀態(tài)指示燈，D1 為鬧鈴報(bào)警指示電路，當(dāng)設(shè)置鬧鈴后鬧鈴指示電路就工作在點(diǎn)亮狀態(tài)，指示當(dāng)前設(shè)有鬧鈴。 D2 和 D3 用來(lái)指示當(dāng)前 設(shè)置狀態(tài)。當(dāng)在鬧鈴設(shè)置模式和手動(dòng)校時(shí)模式下， D2或 D3 會(huì)有一個(gè)在點(diǎn)亮狀態(tài)，當(dāng) D2 亮?xí)r表示當(dāng)前設(shè)置的是小時(shí)，當(dāng) D3 亮?xí)r表示當(dāng)前設(shè)置的是分鐘。指示燈電路如圖 所示。 R 171KR 181KR 191KD1L EDD2L EDD3L ED 圖 指示燈電路 引腳的連接為， D1 接 CPLD的 PIN61， D2 接 CPLD的 PIN63， D3 接 CPLD的 PIN64。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 7 頁(yè) 當(dāng) CPLD 的引腳輸出為高電平時(shí)相應(yīng)的指示燈就點(diǎn)亮。 蜂鳴器及有源晶振電路的設(shè)計(jì) 在本設(shè)計(jì)中由于有音調(diào)的變換，所以必需采用交流蜂鳴器。由于 CPLD 管腳的驅(qū)動(dòng)能力有限，因此通過(guò)連接一個(gè)三極管來(lái)增強(qiáng)驅(qū)動(dòng)能力，從而提高蜂鳴 器的響度。二極管D9 起到續(xù)流保護(hù)的作用，蜂鳴器電路如圖 所示。 圖 蜂鳴器電路 系統(tǒng)時(shí)鐘采用 。為了使有源晶振能輸出較好的波形，必需保證供電的穩(wěn)定。所以在晶振電路的前端加了兩個(gè)小電容對(duì)電源進(jìn)行濾波，在時(shí)鐘輸出端加了一個(gè)小電阻，能有效地抑制高次諧波和實(shí)現(xiàn)阻抗匹配。有源晶振電路如圖 所示。 圖 有源晶振電路 R 2533KC1102C2102V C CGND2C L K O U T3NC1V C C4有源晶振R 281KR 29R E S 2Q78550V C CD9蜂鳴器B U Z Z E R 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 8 頁(yè) CPLD 編程下載電路的設(shè)計(jì) CPLD 器件多采用 JTAG 編程方式， JTAG 編程方式是在線編程，傳統(tǒng)生產(chǎn)流程中先對(duì)芯片進(jìn)行預(yù)編程現(xiàn)再裝到板上因此而改變，簡(jiǎn)化的流程為先固定器件到電路板上，再用 JTAG 編程 ,從而大大加快工程進(jìn)度。 JTAG 接口可對(duì) PSD 芯片內(nèi)部的所有部件進(jìn)行編程 [9]。 在硬件結(jié)構(gòu)上， JTAG 接口包括兩部分： JTAG 端口和控制器。與 JTAG 接口兼容的器件可以是微處理器（ MPU）、微控制器（ MCU）、 PLD、 CPL、 FPGA、 ASIC 或其它符合 規(guī)范的芯片。 標(biāo)準(zhǔn)中規(guī)定對(duì)應(yīng)于數(shù)字集成電 路芯片的每個(gè)引腳都設(shè)有一個(gè)移位寄存單元，稱為邊界掃描單元 BSC。它將 JTAG 電路與內(nèi)核邏輯電路聯(lián)系起來(lái)，同時(shí)隔離內(nèi)核邏輯電路和芯片引腳。由集成電路的所有邊界掃描單元構(gòu)成邊界掃描寄存器 BSR。邊界掃描寄存器電路僅在進(jìn)行 JTAG 測(cè)試時(shí)有效，在集成電路正常工作時(shí)無(wú)效，不影響集成電路的功能。 JTAG 編程方式對(duì) CPLD 和 FPGA 器件都支持，用于 CPLD 器件的下載文件是 POF 文件。 JTAG 下載電路如圖 所示。 JTAG下載電路的 10 針接口引腳定義為 ： 1 引腳為 TCK 時(shí)鐘， 2 引腳接地， 3 引腳 TDO 為測(cè)試數(shù)據(jù)輸出（數(shù)據(jù) 輸出，來(lái)自器件）， 4 引腳接電源電壓， 5 引腳 TMS 為測(cè)試模式選擇（編程使能）， NC 為 NOCONNECT。 9 引腳 TDI 為測(cè)試數(shù)據(jù)輸入（數(shù)據(jù)輸入到器件），10 引腳接地。 圖 JTAG 下載電路 R 20R E S 2R 21R E S 2R 22R E S 2R 23R E S 2V C CV C CT C KT D OT M ST D IT C K1E N D2T D O3V C C4T M S5NC6NC7NC8T D I9GND10J T A G 10 針接口J T A G 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 9 頁(yè) 電源電路的設(shè)計(jì) 本設(shè)計(jì)中的核心器件為 MAX7000S 系列的 EPM7128SLC84， I/O 口電壓 VCCIO 和核心電壓 VCCINT 均支持正 5V，因此在本設(shè)計(jì)中統(tǒng)一給 I/O 端口和內(nèi)核提供 +5V的電壓。 圖 電源電路 電源電路是由電源變壓器 T、橋堆、濾波電容 C1 C1 C1 C17 及集成三端穩(wěn)壓電路 7805 以及保險(xiǎn)絲組成，其電路圖如圖 所示。電源的輸出為 +5V 輸出。下面介紹電 源 各部分參數(shù)的整定方法 。 變壓器次 級(jí) 電壓估算 由于穩(wěn)壓 器 要正常工作時(shí)輸入端的電壓必需要比輸出端高 時(shí)才能使 其 穩(wěn)定工作。考慮到市網(wǎng)交流電壓的波動(dòng)情況，在市網(wǎng)電壓為 200V 時(shí)也能正常工作，則有220/200*Vac 要大于 ，所以 Vac 必需要大于 ，即交流變壓器的 副 邊輸出電壓應(yīng)該高于 ， 在本設(shè)計(jì)中選取 9V。 變壓器輸入功率的計(jì)算 假設(shè)負(fù)載電流為 500mA，若輸出電壓為 5V，則有效功率為 5V*=。正常情況下變壓器輸出功率約為 9V**=， 當(dāng)市網(wǎng)電壓升到 250V 時(shí)，變壓器的輸出功率為 *250/220=。小型電源變壓器的效率一般為 75%左右。因此電源變壓器的輸入功率為 。 R 24510T1T R A N S 122 0V ~V in1GND2V ou t37805I C 1C 15104C 13104+ C 1122 00 U F+ C 1747 U FD4LEDV a cVi VoV C C1234橋堆保險(xiǎn)絲F U S E 1 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 10 頁(yè) 濾 波電容參數(shù)的選取 假設(shè)負(fù)載電流為 500mA，若輸出電壓為 ，則等效負(fù)載電阻為 15Ω。電源頻率為 50hz，則 T=，根據(jù) CRL=（ 3~5） T/2，則 C=[（ 3~5） T/2]/RL=2021~3300uF。在本設(shè)計(jì)中取 2200uF。 電容耐壓應(yīng)大于 *Vac 即 Vc=*9*250/220=(其中250/220 是考慮市網(wǎng)電源電壓過(guò)高時(shí)的情況 )。在本設(shè)計(jì)中電容耐壓值取 16V。 EPM7128SLC84 器件介紹 [10] 本次設(shè)計(jì)的核心器件采用 ALTERA 公司的 CPLD 可編程器件。 ALTERA 公司的MAX7000S 系列 CPLD 有著較高的性價(jià)比。 MAX7000S 系列是基于 ALTERA 第二代MAX 架構(gòu)的高密度、高性能的 PLD 器件。 MAX7000 器件包含 32~256 個(gè)可聯(lián)結(jié)成 16個(gè)宏單元組的邏輯 陣 列塊的宏單元。 圖 EPM7128SLC 的 PLCC 封裝 EPM7128SLC84 是 MAX7000S 家族成員之一，它有如下的特點(diǎn) ： 可用邏輯門個(gè)數(shù)為 2500 門， 128 個(gè) 宏單元， 8 個(gè)邏輯 陣 列塊，最大用戶可用 I/O 口 100 個(gè)，支持 5V在系統(tǒng)編程和符合 的 JTAG 下載接口，內(nèi)建邊界掃描測(cè)試電路，支持片上調(diào)試 ， EPM7128SLC8415 的封裝如圖 所示 。 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 11 頁(yè) 4 CPLD 編程設(shè)計(jì) 系統(tǒng)信號(hào)的定義及頂層模塊 整個(gè)系統(tǒng)輸入、輸出信號(hào)的定義： sysclk:系統(tǒng)的時(shí)鐘信號(hào)，由外部有源晶振產(chǎn)生，頻率為 ； mode:外接按鍵，模式選擇信號(hào)， mode=0 時(shí)為時(shí)鐘模式， mode=1 時(shí)為設(shè)定鬧鐘模式， mode=2 時(shí)為手動(dòng)設(shè)定時(shí)間模式； set:外接按鍵，用于在手動(dòng)設(shè)置時(shí)間時(shí)選擇是調(diào)整小時(shí)還是分鐘；若長(zhǎng)時(shí)間按住該鍵，還可以使秒信號(hào)清零，用于精確調(diào)整時(shí)間； change:外接按鍵，手動(dòng)調(diào)整時(shí)間，每按一次計(jì)數(shù)器加 1；若長(zhǎng)時(shí)間按住則連續(xù)快速加 1，用于快速調(diào)時(shí)和定時(shí)； alarm：接蜂鳴器，輸出到蜂鳴器的信號(hào)，用于產(chǎn)生鬧鈴音和報(bào)時(shí)音；鬧鈴音為持續(xù) 20s 的急促的 “ 嘀嘀嘀 ” 音，整點(diǎn)報(bào)時(shí)音為 “ 嘀嘀嘀 嘟 ” 四短一長(zhǎng)音； Dataout:輸出信號(hào)，輸出顯示時(shí)間的數(shù)碼管顯示的段碼 [12]。 `include `include `include `include `include `include `include `include module clock。 clk_generate clk_generate()。 //調(diào)用時(shí)鐘節(jié)拍產(chǎn)生模塊 time_mode0 time_mode0()。 // 秒、分、時(shí)計(jì)時(shí)與時(shí)間調(diào)整模塊 mode_select mode_select()。 //調(diào)用模式選擇功能模塊 fast_settime fast_settime()。 //調(diào)用快速時(shí)間設(shè)置功能模塊 alarm_set alarm_set()。 //調(diào)用鬧鈴時(shí)間設(shè)置模塊 黃河科技學(xué)院畢業(yè)設(shè)計(jì)說(shuō)明書 第 12 頁(yè) alarm alarm()。 //調(diào)用鬧鈴與整點(diǎn)報(bào)時(shí)模塊 decoder_7seg decoder_7seg()。 //調(diào)用 7 段譯碼模塊 display display()。 //調(diào)用顯示模塊 endmodule 時(shí)鐘節(jié)拍產(chǎn)生模塊 由于整個(gè)系統(tǒng)只有一個(gè)晶 體振蕩器，但是設(shè)計(jì)需要不同的時(shí)鐘信號(hào)，因此需要設(shè)計(jì)一個(gè)分頻進(jìn)程，對(duì)系 統(tǒng) 的有源晶振產(chǎn)生的 ，產(chǎn)生需要的時(shí)鐘節(jié)拍。在本設(shè)計(jì)中總共用到如下幾個(gè)時(shí)鐘節(jié)拍： 1hz 的時(shí)鐘 CLK， 4HZ的時(shí)鐘 CLK_4hz，1Khz的時(shí)鐘信號(hào) CLK_1K，和 50hz的時(shí)鐘 displayclk。其中 CLK 節(jié)拍用于產(chǎn)生秒計(jì)時(shí)信號(hào)，在每個(gè) CLK 的上升沿到來(lái)時(shí)秒計(jì)數(shù)器加 1。 CLK_4hz 節(jié)拍用于快速調(diào)整時(shí)間，當(dāng)長(zhǎng)時(shí)間按下 CHANG 按鍵時(shí)，當(dāng)前設(shè)置的時(shí)鐘快速增加 [11]。 CLK_1K 節(jié)拍用于鬧鈴音的產(chǎn)生， displayclk時(shí)鐘節(jié)拍是頻率為 50hz的信號(hào)，由于本設(shè)計(jì)中顯示部分采用 LED動(dòng)態(tài)顯示的方式，因此必需要有一個(gè)掃描信號(hào)對(duì) 6 位的 LED 的每個(gè)位進(jìn)行輪流選通點(diǎn)亮。分頻進(jìn)程的原理是在 CPLD 內(nèi)部設(shè)置一個(gè)分頻計(jì)數(shù)器和一個(gè)觸發(fā)器，當(dāng)計(jì)數(shù)到分頻值時(shí)觸發(fā)器進(jìn)行翻轉(zhuǎn)，因此只要設(shè)置不同的分頻計(jì)數(shù)器的計(jì)數(shù)值就可以得到不同的時(shí)鐘節(jié)拍。在 CPLD 內(nèi)部設(shè)置分頻計(jì)數(shù)器的缺點(diǎn)是， CPLD 的觸發(fā)器資源有限，設(shè)置計(jì)數(shù)器對(duì)資源的占用比較大，因此盡量可能少用一些時(shí)鐘節(jié)拍，或者盡量使需要使用的時(shí)鐘節(jié)拍相同，還有一種方法是利用兩個(gè)已有的時(shí)鐘信號(hào)進(jìn)行邏輯運(yùn)算從 而 獲得想要的時(shí)鐘節(jié)拍。系統(tǒng)的分頻進(jìn)程如下： module clk_generate(reset,sysclk,clk,clk_4hz,clk_1k,displayclk)。 input sysclk,reset。 output clk,clk_4hz,clk_1k,displayclk。 reg clk,clk_4hz,clk_1k,di