【文章內(nèi)容簡介】 日期自動工作模塊如圖 313所示： 圖 313日期自動工作模塊 EN1:手動模式下的遞增輸入信號，是時間模 塊的進位。 EN2:手動設置或調整日期控制輸入信號。 month1,month0:顯示當前的月分 day1,day0:顯示當前的日期。 EO1:顯示當前的工作模式。 該模塊是在時間的自動工作模式下，日期中的天數(shù)會在小時記數(shù)到 24 后自動加 1，與河北大學 2021屆本科生畢業(yè)論文 (設計 ) 15 時間一起自動正常工作。 仿真波形如圖 314 所示： 圖 314日期自動工作模塊仿真波形 日期設置模塊 日期設置模塊如圖 315所示： 圖 315 日期設 置模塊 EN2:設置或調整日期控制輸入信號。 SW1,SW2:輸入信號，分別為調整鍵 1和調整鍵 2。 disp_drive:顯示驅動信號。 month_set1,month_sey0:月份設置。 day_set1,day_set0:日期設置。 該模塊實現(xiàn)的是在手動情況下進行日期的設置。 仿真波形如圖 316 所示： 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 16 圖 316 日期設置模塊仿真波形 日期設置與自動工作模塊 日期設置與自動工作模塊如圖 所示： 圖 317 日期設置與自動工作模塊 clk1：時鐘信號。 Date_EN：日期顯示輸入。 EN1：自動工作使能信號。 auto_month1,auto_month0,auto_day1,auto_day0：自動工作模式的日期。 EN2：日期的調整與設置使能信號。 set_month1,set_month0,set_day1,set_day0：日期設置。 disp_drive:設置過程中顯示驅動。 month1,month0,day1,day0：日期顯示。 disp_select：位選信號顯示。 該模塊實現(xiàn)的是日期的自動工作模式與設置模式的控制。 仿真波形如圖 318 所示： 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 17 圖 318 日期設置與自動工作模塊仿真波形 鬧鐘模塊 鬧鐘模塊如圖 319所示： 圖 319 鬧鐘模塊 clk_200Hz：設置中閃爍顯示的時鐘。 EN：鬧鐘設置使能端。 SW1,SW2:輸入信號，分別為調整鍵 1和調整鍵 2。 hour1,hour0:當前小時顯示。 minute1,minute0: 當前分鐘顯示。 second1,second0: 當前秒顯示。 alarm:鬧鐘時間到后輸出提示信號。 alarmclock_disp_select:鬧鐘設置位選信號。 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 18 該模塊實現(xiàn)的是鬧鈴的設置以及鬧鈴時間到后提示。 仿真波形如圖 320 所示： 圖 320 鬧鐘模塊仿真波形 分頻模塊 分頻模塊如圖 321所示： 圖 321分頻模塊 f200Hz： 200Hz 時鐘信號。 f60Hz： 60Hz 時鐘信號。 f1Hz： 1Hz 時鐘信號。 該模塊完成全局時鐘信號分頻輸出 200Hz、 60Hz、 1Hz 三種時鐘信號。 仿真波形如圖 322 所示： 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 19 圖 322 分頻模塊仿真波形 多功能數(shù)字鐘電路圖 多功能數(shù)字鐘電路圖如圖 323所示： 圖 323多功能數(shù)字鐘電路圖 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 20 四 驗證 為了驗證所設計的電路功能，最后還需將程序通過下載線下載到 FPGA 器件中，進行硬件測試驗證。下載的目標器件選用 Altera 公司的 APEX 20KE FPGA，采用 MAX+PLUSⅡ編譯仿真軟件進行電路綜合和程序下載。在 MAX+PLUSⅡ軟件中把 FPGA 器件管腳設定后，將程序再編譯一次，最終生成可以下載的目標文件。將 FPGA 器件設定的相應管腳和控制開關電路、 LED 顯示電路進行連接，最后將目標文件下載到 FPGA 器件中，則 LED 顯示計時結果，通過功能鍵的選擇，系統(tǒng)能實現(xiàn) 設定的計時、 鬧鈴和秒表等 功能。 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 21 五 結論 本設計中，由 FPGA 控制實現(xiàn)了時間的顯示與設置、秒表、鬧鐘、日期的顯示與設置的功能 。 通過上述多功能數(shù)字鐘的設計可以看出，采用硬件描述語言 VerilogHDL 和 FPGA器件相結合進行數(shù)字集成電路的設計簡單方便，具有傳統(tǒng)邏輯設計方法所無法比擬的優(yōu)越性。 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 22 謝 辭 畢業(yè)設計快要完成了， 我在指導老師悉心指導和幫助下，同時通過自己的努力，完成了 畢業(yè)設計和這篇學位 論文 。 在做本設計的過程中， 查閱了很多資料，豐富了我的專業(yè)基礎知識，在數(shù)字鐘的完成過程當中，我深感自身知識的匱乏，盡管老師竭盡所能幫助我，但是由于時間倉促并且個人能力有限，設計還有很多不足之處，懇請老師批評指正。 在 設計及 論文完成之際 ，我 特別感謝我的指導老師唐予軍老師在我設計寫作過程中給予的傾力幫助和悉心指導。 在本 設計的設計過程中，唐老師為我的設計提出了大量的材料，為我提出了設計的基本思路。在論文的修改過程中 ，唐老師細心的審核并且對錯誤的地方提出改正意見和修改措施。在唐老師的巨大幫助我才能順利的完成論文。在此 我對唐老師的巨大幫助表示深深的謝意。 最后感謝各位同學 和朋友 在 設計和 論文的寫作過程 中 給予的無私幫助 ！ 更要感謝大家在生活和學習里對我的關心 ， 幫助和支持 ！ 本次論文與設計的完成對我是一筆巨大的財富，它讓我在設計研究方面更加有信心。為我以后的學習和工作積累了寶貴的經(jīng)驗。 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 23 參考文獻 [1] 黃智偉 ,王彥等 .FPGA 系統(tǒng)設計與實踐 .北京 :電子工業(yè)出版社 ,2021,342～ 344 [2] 王道憲 .CPLD/FPGA 可編程邏輯器件應用與開發(fā) .北京 :國防工業(yè)出版社 ,2021,246～247 [3] 劉韜 ,樓興華 .FPGA 數(shù)字電子系統(tǒng)設計與開發(fā)實例導航 .北京 :人民郵電出版社 ,2021,2～ 3 [4] FLEX 10K Embedded Programmable Logic Device Family Data ， 104～109 [5] 夏宇聞 .Verilog 數(shù)字系統(tǒng)設計教程 .北京 .北京航空航天大學出版社， 2021， 1～ 6 [6] 趙永紅，蘭云 . 層次化設計方法在簡易數(shù)字鐘設計中的應用 . 現(xiàn)代電子技術 2021，23～ 58 [7]趙雅興 . FPGA 原理及應用 .天津大學出 版社 ， 1999， 69～ 153 [8] 劉寶琴 .ALTERA 可編程器件及其應用 .清華大學出版社 ， 1995， 85～ 125 [9] 徐志軍 .大規(guī)?？删幊踢壿嬈骷捌鋺?.電子科技大學出版社 ， 2021， 26～ 48 [10] 褚振勇 齊亮 . FPGA 設計及應用 . 西安電子科技大學出版社 ， 2021， 45～ 85 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 24 附錄 module main(SW3,SW2,SW1,Clock,alarm,disp_data,disp_select)。 input SW3。 input SW2。 input SW1。 input Clock。 output alarm。 output [6:0] disp_data。 output [65:0] disp_select。 wire SYNTHSIZED_WIRE_0。 wire SYNTHSIZED_WIRE_41。 wire SYNTHSIZED_WIRE_42。 wire SYNTHSIZED_WIRE_43。 wire SYNTHSIZED_WIRE_44。 wire [3:0] SYNTHSIZED_WIRE_45。 wire [3:0] SYNTHSIZED_WIRE_46。 wire [3:0] SYNTHSIZED_WIRE_47。 wire [3:0] SYNTHSIZED_WIRE_48。 wire [3:0] SYNTHSIZED_WIRE_49。 wire [3:0] SYNTHSIZED_WIRE_50。 wire SYNTHSIZED_WIRE_51。 wire SYNTHSIZED_WIRE_12。 wire SYNTHSIZED_WIRE_13。 wire SYNTHSIZED_WIRE_52。 wire SYNTHSIZED_WIRE_16。 wire SYNTHSIZED_WIRE_53。 wire [2:0] SYNTHSIZED_WIRE_21。 wire [5:0] SYNTHSIZED_WIRE_28。 wire [5:0] SYNTHSIZED_WIRE_29。 wire [3:0] SYNTHSIZED_WIRE_30。 wire [3:0] SYNTHSIZED_WIRE_31。 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 25 wire [3:0] SYNTHSIZED_WIRE_36。 wire [3:0] SYNTHSIZED_WIRE_37。 wire [5:0] SYNTHSIZED_WIRE_40。 time_auto_and_set b2v_inst1 .CLK(SYNTHSIZED_WIRE_0), .Timepiece_EN(SYNTHSIZED_WIRE_41), .TimeSet_EN(SYNTHSIZED_WIRE_42), .SW1(SW1), .SW2(SW2), .Day_EN(SYNTHSIZED_WIRE_16), .hour_0(SYNTHSIZED_WIRE_45), .hour_1(SYNTHSIZED_WIRE_46), .minute_0(SYNTHSIZED_WIRE_47), .minute_1(SYNTHSIZED_WIRE_48), .second_0(SYNTHSIZED_WIRE_49), .second_1(SYNTHSIZED_WIRE_50), TimeSet_disp_driver(SYNTHSIZED_WIRE_21))。 alarmclock b2v_inst11(.EN(SYNTHSIZED_WIRE_43), .SW1(SW1), .SW2(SW2), .clk_200Hz(SYNTHSIZED_WIRE_44), .hour0(SYNTHSIZED_WIRE_45), .hour1(SYNTHSIZED_WIRE_46), .minute0(SYNTHSIZED_WIRE_47), .minute1(SYNTHSIZED_WIRE_48), .second0(SYNTHSIZED_WIRE_49), .second1(SYNTHSIZED_WIRE_50), .alarm(alarm), .alarmclock_disp_select(SYNTHSIZED_WIRE_28))。 stopwatch b2v_inst2(.EN(SYNTHSIZED_WIRE_51), .clk1(SYNTHSIZED_WIRE_12), .clk2(SYNTHSIZED_WIRE_13), .F_out(SYNTHSIZED_WIRE_0))。 maincontrol b2v_inst3(.SW3(SW3), .Timepiece_EN(SYNTHSIZED_WIRE_41), .TimeSet_EN(SYNTHSIZED_WIRE_42), 河北大學 2021屆本科生畢業(yè)論文 (設計 ) 26