【文章內(nèi)容簡(jiǎn)介】 體的器件、邏輯部件或者想死系統(tǒng)開(kāi)始，憑借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過(guò)對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。該方法是從底層設(shè)計(jì)開(kāi)始的，設(shè)計(jì)者無(wú)論是取用現(xiàn)成模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開(kāi)發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從低級(jí)別開(kāi)始，所以不能保證整體設(shè)計(jì)的最佳性。數(shù)字系統(tǒng)設(shè)計(jì)分為系統(tǒng)級(jí)設(shè)計(jì)和邏輯級(jí)設(shè)計(jì)兩個(gè)階段。若采用自頂向下的設(shè)計(jì)方法，則需要先進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)，再進(jìn)行邏輯級(jí)。其一般過(guò)程是：在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選擇電路結(jié)構(gòu)；選擇器件并實(shí)現(xiàn)電路。1．系統(tǒng)級(jí)設(shè)計(jì)的過(guò)程(1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案這是設(shè)計(jì)過(guò)程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。(2) 描述系統(tǒng)功能，設(shè)計(jì)算法描述系統(tǒng)功能就是用符號(hào)、圖形、文字、表達(dá)式等形式來(lái)正確描述系統(tǒng)應(yīng)具有的邏輯功能和應(yīng)達(dá)到的技術(shù)指標(biāo)。設(shè)計(jì)算法就是尋求一個(gè)解決問(wèn)題的步驟，實(shí)質(zhì)是把系統(tǒng)要實(shí)現(xiàn)的復(fù)雜運(yùn)算分解成一組有序進(jìn)行的子運(yùn)算。描述算法的工具有：算法流程圖、ASM圖、MDS圖等。系統(tǒng)級(jí)設(shè)計(jì)實(shí)質(zhì)上是原理性設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。2．邏輯級(jí)設(shè)計(jì)的過(guò)程(1) 根據(jù)算法選擇電路結(jié)構(gòu)系統(tǒng)算法決定電路結(jié)構(gòu)。雖然不同的算法可以實(shí)現(xiàn)相同的系統(tǒng)功能，但是電路結(jié)構(gòu)是不同的；相同的算法也可能對(duì)應(yīng)不同的電路結(jié)構(gòu)。(2) 選擇器件并實(shí)現(xiàn)電路 根據(jù)設(shè)計(jì)選擇適當(dāng)?shù)钠骷?lái)實(shí)現(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。隨著數(shù)字集成技術(shù)的飛速發(fā)展，VLSI規(guī)模核技術(shù)復(fù)雜度也在急劇增長(zhǎng)，人工設(shè)計(jì)數(shù)字系統(tǒng)十分困難，必須依靠自動(dòng)設(shè)計(jì)（EDA）技術(shù)。用EDA技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。在每一層次上，都有描述、劃分、綜合和驗(yàn)證四種類(lèi)型的工作。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。整個(gè)設(shè)計(jì)過(guò)程只有該部分有設(shè)計(jì)者完成。劃分、綜合和驗(yàn)證則采用EDA軟件平臺(tái)自動(dòng)完成。這樣做大大簡(jiǎn)化了設(shè)計(jì)工作，提高了效率，因此，采用EDA技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)地方法得到了越來(lái)越廣泛的應(yīng)用。本章主要對(duì)FPGA的基本結(jié)構(gòu)和數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行敘述。首先闡述了FPGA各結(jié)構(gòu)的簡(jiǎn)要介紹以及FPGA的工作原理；并對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的組成，其中常用的兩種設(shè)計(jì)方法和數(shù)字系統(tǒng)設(shè)計(jì)的基本流程進(jìn)行了簡(jiǎn)單介紹。 第3章 數(shù)字電子鐘功能模塊設(shè)計(jì)基于FPGA的數(shù)字電子鐘包含8個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件、i60BCD組件、i24BCD組件、以及二進(jìn)制轉(zhuǎn)換成七段碼組件。本章將結(jié)合數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)知識(shí)對(duì)其中的主要功能模塊組件進(jìn)行設(shè)計(jì)。 FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的作用現(xiàn)場(chǎng)可編程門(mén)陣列FPGA填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。盡管微處理器能用于許多場(chǎng)合，但是它們依靠軟件才能實(shí)現(xiàn)其功能因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。同樣的，F(xiàn)PGA也不是定制芯片，因此，它們無(wú)法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那樣擅長(zhǎng)完成特定功能。FPGA一般也比定制芯片運(yùn)行速度慢而且功耗大，同時(shí)相對(duì)較貴，所以，人們認(rèn)為定值芯片較為便宜。但是，由于FPGA是標(biāo)準(zhǔn)芯片，因而能夠彌補(bǔ)定制芯片的一些不足。1．從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA并立即進(jìn)行測(cè)試。2．FPGA是一種出色的制作樣機(jī)工具。當(dāng)在最終設(shè)計(jì)中用到FPGA時(shí)，可以更簡(jiǎn)單、更容易完成從樣機(jī)到產(chǎn)品的飛躍。3．同種類(lèi)型的FPGA可以用于不同類(lèi)型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。 FPGA主要是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯?，F(xiàn)在，F(xiàn)PGA被用于組建各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備、家庭個(gè)人視頻錄像機(jī)的視頻加速器。FPGA已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。實(shí)現(xiàn)邏輯功能只是FPGA或任何數(shù)字系統(tǒng)設(shè)計(jì)必須達(dá)到的一個(gè)目標(biāo)，為了使設(shè)計(jì)獲得成功，還必須滿足以下屬性：1．性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來(lái)衡量，比如吞吐量和等待時(shí)間。時(shí)鐘頻率也經(jīng)常作為性能的一個(gè)衡量因素。2．功率/能量：芯片通常在一定的能量或功率預(yù)算下工作。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會(huì)浪費(fèi)金錢(qián)，同時(shí)會(huì)對(duì)電器件構(gòu)成損害，因此必須加以控制。3．設(shè)計(jì)時(shí)間：不可能無(wú)限期地進(jìn)行設(shè)計(jì)，由于FPGA是標(biāo)準(zhǔn)器件，因此它在設(shè)計(jì)按時(shí)間上有一些優(yōu)勢(shì)。它們可以作為樣機(jī)，可以快速編程，而且它們可以用作最終設(shè)計(jì)的一部分。4．設(shè)計(jì)成本：設(shè)計(jì)時(shí)間是設(shè)計(jì)成本的一個(gè)重要組成部分，但是還需要考慮其他因素，比如對(duì)支持工具的投入等。FPGA的開(kāi)發(fā)工具一般比VLSI開(kāi)發(fā)工具便宜。5．生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本。通常情況下，F(xiàn)PGA的編程費(fèi)用比ASIC高，但是由于FPGA是標(biāo)準(zhǔn)器件，這有助于降低生產(chǎn)成本?；贔PGA的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真(前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。1．設(shè)計(jì)輸入設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言(HDL)、狀態(tài)圖與原理圖輸入三種方式。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好方式。HDL描述語(yǔ)言在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能在特定綜合工具作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)。2．設(shè)計(jì)綜合總和就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類(lèi)型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。3．仿真驗(yàn)證從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。方針是指使用設(shè)計(jì)軟件包對(duì)已經(jīng)實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況，前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，這是接近真實(shí)器件運(yùn)行的仿真。4．設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行布線，并產(chǎn)生相應(yīng)的文件。通?？煞譃橐韵聨讉€(gè)步驟；(1) 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換，并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。(2) 映射：將網(wǎng)表中的邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過(guò)程。(3) 布局與布線。(4) 時(shí)序提取:產(chǎn)生一個(gè)目標(biāo)文件，供后續(xù)的時(shí)序仿真使用。(5) 配置：產(chǎn)生FPGA配置時(shí)需要的位流文件。在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。引起支持增量設(shè)計(jì)，可以對(duì)其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。5．時(shí)序分析在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局布線的功能塊延時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。從某種程度上講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè)FPGA設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑，并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其他調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通路性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合。時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。設(shè)計(jì)流程圖如圖31所示。圖 31 數(shù)字系統(tǒng)的設(shè)計(jì)流程6．下載驗(yàn)證下載是在功能仿真和時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置，F(xiàn)PGA設(shè)計(jì)有兩種配置模式：直接由計(jì)算機(jī)經(jīng)過(guò)專用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。因?yàn)镕PGA具有掉電信息丟失的性質(zhì)，因此可以在驗(yàn)證初期使用電纜直接下載位流?！猇HDL VHDL語(yǔ)言的特點(diǎn)在傳統(tǒng)的硬件電路設(shè)計(jì)中，主要的設(shè)計(jì)文件時(shí)電路原理圖，而采用HDL設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要使用HDL編寫(xiě)源程序。所謂硬件描述語(yǔ)言（HDL），就是該語(yǔ)言可以描述硬件的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系。許多公司開(kāi)發(fā)了自己專有的HDL，包括zycad公司的ISP，GATEWAY DESIGN AUTOMATION公司的Verilog以及MENTOR GRAPHICS公司的BLM。其中，SILICON COMPILER公司及GATEWAY公司的Verilog以C語(yǔ)言為基礎(chǔ)。UDL/I在日本以標(biāo)準(zhǔn)HDL的形式出現(xiàn)。多年來(lái)設(shè)計(jì)者一直使用這些專門(mén)的HDL。 1982年，各ASIC芯片廠相繼開(kāi)發(fā)了用于各自目的的HDL，1987年底，IEEE確認(rèn)美國(guó)國(guó)防部開(kāi)發(fā)的VHDL為標(biāo)準(zhǔn)硬件描述語(yǔ)言。之后，各EDA公司研究的硬件電路設(shè)計(jì)工具逐漸向VHDL靠攏，VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，1993年，IEEE對(duì)VHDL進(jìn)行了修訂，公布了新版本的VHDL?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，從各公司的設(shè)計(jì)人員到大學(xué)的教授、學(xué)生都極其重視對(duì)其的學(xué)習(xí)研究，VHDL已成為事實(shí)上的通用硬件描述語(yǔ)言。有專家認(rèn)為，在21世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由VHDL與Verilog語(yǔ)言承擔(dān)。VHDL語(yǔ)言和其他語(yǔ)言相比，最大的區(qū)別在于計(jì)方法的差別。VHDL的主要優(yōu)點(diǎn)有：1．VHDL支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計(jì)。VHDL具有比其他硬件描述語(yǔ)言更強(qiáng)的行為描述能力，基于抽象的行為描述風(fēng)格避開(kāi)了具體的硬件結(jié)構(gòu)，是設(shè)計(jì)人員能從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。2．VHDL語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門(mén)級(jí)電路的描述，并且高層次的行為描述和低層次的門(mén)級(jí)電路描述、結(jié)構(gòu)描述可以混合使用。這些特點(diǎn)符合IC設(shè)計(jì)的市場(chǎng)要求。VHDL支持系統(tǒng)級(jí)描述，這是它由于其他硬件描述語(yǔ)言的突出優(yōu)點(diǎn)。例如，Verilog語(yǔ)言是一種門(mén)級(jí)電路描述語(yǔ)言，其風(fēng)格接近于電路原理圖，設(shè)計(jì)者需要搞清楚具體的電路結(jié)構(gòu)的細(xì)節(jié)，因此其工作量通常較大。VHDL語(yǔ)言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。3．VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，當(dāng)門(mén)級(jí)或門(mén)級(jí)以上的描述通過(guò)仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，并且VHDL硬件描述語(yǔ)言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛，可使用各系列的CPLD、FPGA及各種門(mén)陣列器件。4．VHDL具有類(lèi)屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)源程序，可以通過(guò)修改類(lèi)屬參數(shù)表和函數(shù)的方法來(lái)改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得門(mén)電路級(jí)功能仿真、檢查成為可能，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性作出決策。盡管VHDL作為IEEE的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言具有諸多優(yōu)點(diǎn)，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下：1．通用整數(shù)等匿名類(lèi)類(lèi)型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語(yǔ)言內(nèi)容信息，在編譯處理時(shí)，應(yīng)對(duì)這些想象予以定量限制。2．文本定義的隱式操作，如read、write、endfile等。3．預(yù)定義屬性的不明確性。按照文本手冊(cè)定義，VHDL語(yǔ)言的預(yù)定義屬性low、high等存在著不明確性問(wèn)題，為此應(yīng)對(duì)照國(guó)際的測(cè)試碼人為地修訂。4．接口的匹配。接口的匹配包括參數(shù)個(gè)數(shù)、類(lèi)型等匹配檢查。對(duì)在靜態(tài)編譯中不能完全處理的問(wèn)題，采用部分匹配的方法，而對(duì)于全部的匹配因?yàn)閰?shù)變化種類(lèi)太多，缺少足夠信息而采取信息下傳，在動(dòng)態(tài)模擬調(diào)試時(shí)匹配。VHDL程序設(shè)計(jì)采用自頂向下的模塊化設(shè)計(jì)方法，一個(gè)完整的VHDL程序包括實(shí)體(entity)、結(jié)構(gòu)體(architecture)、配置(configuration)、程序包(package)和庫(kù)(library)五個(gè)部分?；赩HDL語(yǔ)言的系統(tǒng)設(shè)計(jì)流程如圖32所示。 圖32 基于VHDL 的數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，