【正文】 清零端，HL為秒低位的輸出，HH為秒高位的輸出。將二十四進(jìn)制的計(jì)數(shù)模塊用8bit的數(shù)組用來(lái)表示，高四位為時(shí)鐘的十位，低四位為時(shí)鐘的個(gè)位。 END behav。CQ1=Q1。END IF。ELSE COUT=39。IF Q0=9 and Q1=5 THEN COUT=39。END IF。ELSE Q0:=Q0+1。)。elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 THENIF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。 THENIF EN=39。EVENT AND CLK=39。)。 Q1:=(OTHERS=39。039。139。ARCHITECTURE behav OF CNT60 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。LIBRARY IEEE。圖34 六十進(jìn)制計(jì)數(shù)器模塊可以把2片74160芯片連成六十進(jìn)制計(jì)數(shù)器，其電路圖如下。將六十進(jìn)制的計(jì)數(shù)模塊用8bit的數(shù)組用來(lái)表示，高四位為秒鐘的十位，低四位為秒鐘的個(gè)位。 end arch。 end if。039。139。count from 0 to 1023local signalbeginprocess for dividing by 1024process (clk)begin if rising_edge(clk) then count=count+1。 1Hz output signalend div1024。Entity div1024 is Port( clk: in std_logic。Use 。Library IEEE。其中clk1024表示輸入信號(hào)，clk1表示頻率為1的輸出信號(hào)。 圖32 基于VHDL 的數(shù)字系統(tǒng)設(shè)計(jì)數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，在這里主要介紹其中的分頻模塊，六十進(jìn)制計(jì)數(shù)器模塊，二十四進(jìn)制計(jì)數(shù)器模塊，校時(shí)模塊和BCD七段顯示譯碼器模塊。VHDL程序設(shè)計(jì)采用自頂向下的模塊化設(shè)計(jì)方法，一個(gè)完整的VHDL程序包括實(shí)體(entity)、結(jié)構(gòu)體(architecture)、配置(configuration)、程序包(package)和庫(kù)(library)五個(gè)部分。接口的匹配包括參數(shù)個(gè)數(shù)、類(lèi)型等匹配檢查。按照文本手冊(cè)定義，VHDL語(yǔ)言的預(yù)定義屬性low、high等存在著不明確性問(wèn)題，為此應(yīng)對(duì)照國(guó)際的測(cè)試碼人為地修訂。2．文本定義的隱式操作，如read、write、endfile等。VHDL具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得門(mén)電路級(jí)功能仿真、檢查成為可能，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性作出決策。3．VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，當(dāng)門(mén)級(jí)或門(mén)級(jí)以上的描述通過(guò)仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，并且VHDL硬件描述語(yǔ)言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛，可使用各系列的CPLD、FPGA及各種門(mén)陣列器件。例如，Verilog語(yǔ)言是一種門(mén)級(jí)電路描述語(yǔ)言，其風(fēng)格接近于電路原理圖，設(shè)計(jì)者需要搞清楚具體的電路結(jié)構(gòu)的細(xì)節(jié)，因此其工作量通常較大。這些特點(diǎn)符合IC設(shè)計(jì)的市場(chǎng)要求。VHDL具有比其他硬件描述語(yǔ)言更強(qiáng)的行為描述能力，基于抽象的行為描述風(fēng)格避開(kāi)了具體的硬件結(jié)構(gòu)，是設(shè)計(jì)人員能從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。VHDL語(yǔ)言和其他語(yǔ)言相比，最大的區(qū)別在于計(jì)方法的差別?，F(xiàn)在，VHDL和Verilog作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，在電子工程領(lǐng)域，從各公司的設(shè)計(jì)人員到大學(xué)的教授、學(xué)生都極其重視對(duì)其的學(xué)習(xí)研究，VHDL已成為事實(shí)上的通用硬件描述語(yǔ)言。 1982年，各ASIC芯片廠相繼開(kāi)發(fā)了用于各自目的的HDL，1987年底，IEEE確認(rèn)美國(guó)國(guó)防部開(kāi)發(fā)的VHDL為標(biāo)準(zhǔn)硬件描述語(yǔ)言。UDL/I在日本以標(biāo)準(zhǔn)HDL的形式出現(xiàn)。許多公司開(kāi)發(fā)了自己專(zhuān)有的HDL，包括zycad公司的ISP，GATEWAY DESIGN AUTOMATION公司的Verilog以及MENTOR GRAPHICS公司的BLM?！猇HDL VHDL語(yǔ)言的特點(diǎn)在傳統(tǒng)的硬件電路設(shè)計(jì)中，主要的設(shè)計(jì)文件時(shí)電路原理圖，而采用HDL設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要使用HDL編寫(xiě)源程序。圖 31 數(shù)字系統(tǒng)的設(shè)計(jì)流程6．下載驗(yàn)證下載是在功能仿真和時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的FPGA芯片中，也叫芯片配置，F(xiàn)PGA設(shè)計(jì)有兩種配置模式：直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。時(shí)序分析器不要求用戶產(chǎn)生輸入激勵(lì)或測(cè)試矢量。從某種程度上講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè)FPGA設(shè)計(jì)中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑，并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其他調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。在實(shí)現(xiàn)過(guò)程中應(yīng)設(shè)置默認(rèn)配置的下載形式，以使后續(xù)位流下載正常。在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。(4) 時(shí)序提取:產(chǎn)生一個(gè)目標(biāo)文件，供后續(xù)的時(shí)序仿真使用。(2) 映射：將網(wǎng)表中的邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過(guò)程。4．設(shè)計(jì)實(shí)現(xiàn)實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行布線，并產(chǎn)生相應(yīng)的文件。3．仿真驗(yàn)證從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。HDL描述語(yǔ)言在狀態(tài)機(jī)、控制邏輯、總線功能方面較強(qiáng)，使其描述的電路能在特定綜合工具作用下以具體硬件單元較好地實(shí)現(xiàn)；而原理圖輸入在頂層設(shè)計(jì)、數(shù)據(jù)通路邏輯、手工最優(yōu)化電路等方面具有圖形化強(qiáng)、單元節(jié)儉、功能明確等特點(diǎn)。1．設(shè)計(jì)輸入設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言(HDL)、狀態(tài)圖與原理圖輸入三種方式。通常情況下，F(xiàn)PGA的編程費(fèi)用比ASIC高，但是由于FPGA是標(biāo)準(zhǔn)器件，這有助于降低生產(chǎn)成本。FPGA的開(kāi)發(fā)工具一般比VLSI開(kāi)發(fā)工具便宜。它們可以作為樣機(jī)，可以快速編程，而且它們可以用作最終設(shè)計(jì)的一部分。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會(huì)浪費(fèi)金錢(qián)，同時(shí)會(huì)對(duì)電器件構(gòu)成損害，因此必須加以控制。2．功率/能量：芯片通常在一定的能量或功率預(yù)算下工作。實(shí)現(xiàn)邏輯功能只是FPGA或任何數(shù)字系統(tǒng)設(shè)計(jì)必須達(dá)到的一個(gè)目標(biāo)，為了使設(shè)計(jì)獲得成功，還必須滿足以下屬性：1．性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來(lái)衡量，比如吞吐量和等待時(shí)間?，F(xiàn)在，F(xiàn)PGA被用于組建各種各樣的數(shù)字系統(tǒng)：高速電信設(shè)備、家庭個(gè)人視頻錄像機(jī)的視頻加速器。 FPGA主要是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。當(dāng)在最終設(shè)計(jì)中用到FPGA時(shí)，可以更簡(jiǎn)單、更容易完成從樣機(jī)到產(chǎn)品的飛躍。1．從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA并立即進(jìn)行測(cè)試。FPGA一般也比定制芯片運(yùn)行速度慢而且功耗大，同時(shí)相對(duì)較貴，所以，人們認(rèn)為定值芯片較為便宜。盡管微處理器能用于許多場(chǎng)合，但是它們依靠軟件才能實(shí)現(xiàn)其功能因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。本章將結(jié)合數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)知識(shí)對(duì)其中的主要功能模塊組件進(jìn)行設(shè)計(jì)。首先闡述了FPGA各結(jié)構(gòu)的簡(jiǎn)要介紹以及FPGA的工作原理；并對(duì)數(shù)字系統(tǒng)設(shè)計(jì)的組成，其中常用的兩種設(shè)計(jì)方法和數(shù)字系統(tǒng)設(shè)計(jì)的基本流程進(jìn)行了簡(jiǎn)單介紹。這樣做大大簡(jiǎn)化了設(shè)計(jì)工作，提高了效率，因此，采用EDA技術(shù)設(shè)計(jì)數(shù)字系統(tǒng)地方法得到了越來(lái)越廣泛的應(yīng)用。整個(gè)設(shè)計(jì)過(guò)程只有該部分有設(shè)計(jì)者完成。在每一層次上，都有描述、劃分、綜合和驗(yàn)證四種類(lèi)型的工作。隨著數(shù)字集成技術(shù)的飛速發(fā)展，VLSI規(guī)模核技術(shù)復(fù)雜度也在急劇增長(zhǎng)，人工設(shè)計(jì)數(shù)字系統(tǒng)十分困難，必須依靠自動(dòng)設(shè)計(jì)（EDA）技術(shù)。雖然不同的算法可以實(shí)現(xiàn)相同的系統(tǒng)功能，但是電路結(jié)構(gòu)是不同的；相同的算法也可能對(duì)應(yīng)不同的電路結(jié)構(gòu)。系統(tǒng)級(jí)設(shè)計(jì)實(shí)質(zhì)上是原理性設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。設(shè)計(jì)算法就是尋求一個(gè)解決問(wèn)題的步驟，實(shí)質(zhì)是把系統(tǒng)要實(shí)現(xiàn)的復(fù)雜運(yùn)算分解成一組有序進(jìn)行的子運(yùn)算。1．系統(tǒng)級(jí)設(shè)計(jì)的過(guò)程(1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案這是設(shè)計(jì)過(guò)程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。若采用自頂向下的設(shè)計(jì)方法，則需要先進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)，再進(jìn)行邏輯級(jí)。該方法是從底層設(shè)計(jì)開(kāi)始的，設(shè)計(jì)者無(wú)論是取用現(xiàn)成模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開(kāi)發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從低級(jí)別開(kāi)始，所以不能保證整體設(shè)計(jì)的最佳性。數(shù)據(jù)處理模塊的設(shè)計(jì)一般比較簡(jiǎn)單，子系統(tǒng)設(shè)計(jì)的主要任務(wù)是控制器模塊的設(shè)計(jì)。子系統(tǒng)劃分的太少，則失去了模塊化設(shè)計(jì)的特點(diǎn)；子系統(tǒng)劃分的太多，則系統(tǒng)之間的連接過(guò)于復(fù)雜，容易出錯(cuò)。該設(shè)計(jì)方法的具體實(shí)施過(guò)程是：首先根據(jù)系統(tǒng)的總體功能要求，進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)；然后按照一定的標(biāo)準(zhǔn)將整個(gè)系統(tǒng)劃分成若干子系統(tǒng)；接著將各個(gè)子系統(tǒng)劃分為若干功能模塊，針對(duì)各模塊進(jìn)行邏輯電路設(shè)計(jì)。這樣的數(shù)字系統(tǒng)設(shè)計(jì)方法有多種，常用的有自頂向下法和自底向上法等。傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是利用真值表、卡諾圖、狀態(tài)方程組、狀態(tài)轉(zhuǎn)換圖等描述工具建立系統(tǒng)模型進(jìn)行系統(tǒng)設(shè)計(jì)的方法。圖 24 數(shù)字系統(tǒng)的組成隨著數(shù)字集成技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計(jì)的理論和方法也在不斷的發(fā)展和變化?？刂破鹘邮芡獠枯斎胄盘?hào)和各個(gè)邏輯功能部件或子系統(tǒng)的反饋輸入信號(hào)，進(jìn)行處理后，發(fā)出各種控制命令，用來(lái)控制各邏輯功能部件或子系統(tǒng)（對(duì)于由若干字系統(tǒng)組成的數(shù)字系統(tǒng)而言）協(xié)調(diào)的工作，實(shí)現(xiàn)整個(gè)數(shù)字系統(tǒng)的復(fù)雜功能。大型的數(shù)字系統(tǒng)還可以包含若干的子系統(tǒng)，其結(jié)構(gòu)如下圖所示。數(shù)字系統(tǒng)能夠完成存儲(chǔ)、處理、和傳輸數(shù)字信息的功能。FPGA中就是由很多類(lèi)似這樣的基本邏輯單元來(lái)完成各種復(fù)雜邏輯功能的。存儲(chǔ)單元中的編程數(shù)據(jù)一旦確定，門(mén)陣列的邏輯關(guān)系也就確定了。 FPGA的工作原理FPGA中實(shí)現(xiàn)各種組合邏輯功能的原理是，通過(guò)對(duì)各存儲(chǔ)器單元的編程，來(lái)控制門(mén)陣列中的開(kāi)與關(guān)，從而實(shí)現(xiàn)不同的邏輯功能。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)）這個(gè)電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè)LUT加上一個(gè)觸發(fā)器就可以完成。觸發(fā)器的輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。 該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來(lái)實(shí)現(xiàn)。以圖23電路所示。圖22 基于查找表（LUT）的FPGA的結(jié)構(gòu)由于LUT主要適合SRAM工藝生產(chǎn)，所以目前大部分FPGA都是基于SRAM工藝的，而SRAM工藝的芯片在掉電后信息就會(huì)丟失，一定需要外加一片專(zhuān)用配置芯片，在上電的時(shí)候，由這個(gè)專(zhuān)用配置芯片把數(shù)據(jù)加載到FPGA中，然后FPGA就可以正常工作，由于配置時(shí)間很短，不會(huì)影響系統(tǒng)正常工作。當(dāng)用戶通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 (5) 底層嵌入功能單元[7] 查找表（LookUpTable)簡(jiǎn)稱(chēng)為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。由于在設(shè)計(jì)過(guò)程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。布線資源的劃分：(1) 全局性的專(zhuān)用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位/置位的布線；(2) 長(zhǎng)線資源：用以完成器件Bank間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線。除了塊RAM，Xilinx和Lattice的FPGA還可以靈活地將LUT配置成RAM、ROM、FIFO等存儲(chǔ)結(jié)構(gòu)。寫(xiě)入CAM的數(shù)據(jù)會(huì)和其內(nèi)部存儲(chǔ)的每一個(gè)數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。嵌入式塊RAM可以配置為單端口RAM、雙端口RAM、偽雙端口RAM、CAM、FIFO等存儲(chǔ)結(jié)構(gòu)