【正文】 ，COMCLK為狀態(tài)輸出端。十進制計數(shù)器的VHDL語言描述見附錄程序1[10] 十進制計數(shù)器的仿真圖 掃描電路電路掃描電路是動態(tài)數(shù)碼管顯示的核心部件，通過掃描電路使得同一位數(shù)碼管的段碼、位碼能夠同步選擇并穩(wěn)定顯示數(shù)據(jù)。 數(shù)碼管動態(tài)掃描電路 分頻器電路掃描電路所需要的掃描時鐘信號為100Hz，是通過分頻器將系統(tǒng)的4MHz時鐘信號經(jīng)過10000分頻之后，再通過四分頻得到的。系統(tǒng)中顯示電路是由分頻電路、掃描電路、BCD碼多路選擇器、位選碼電路和BCD譯碼器構成的。當位數(shù)較多時，用靜態(tài)顯示所需的I/O太多，一般采用動態(tài)顯示方法，所以在系統(tǒng)中我們采用動態(tài)顯示。 共陰極數(shù)碼管 共陽極數(shù)碼管顯示器的顯示方法有靜態(tài)和動態(tài)兩種方法。1位顯示器有8個發(fā)光二極管組成，其中7個發(fā)光二極管a~g控制7個筆段的亮或暗，另一個控制一個小數(shù)點的亮和暗，這種筆畫式的八段顯示器能顯示的字符少。發(fā)光二極管組成的顯示器是單片機應用產(chǎn)品中最常用的廉價輸出設備。 顯示電路設計顯示電路有LCD和LED顯示電路，系統(tǒng)中選用LED顯示電路，LED器件是一種發(fā)光二極管顯示器。（5）掃描同步電路作用控制同一個數(shù)碼管的段碼和位碼同步，同時對多個數(shù)碼管輪流掃描。（3）BCD譯碼電路是將計數(shù)器的十六進制計數(shù)值轉換為數(shù)碼管顯示所需要的段碼。（1）分頻器通過分頻將4MHz的信號分頻為1Hz的秒信號和100Hz的同步掃描時鐘信號。SET鍵：與調時、調分、調秒鍵配合，可以調整到指定的時間。其中有六個按鍵用于調整時間，復位等功能。利用VHDL語言對硬件進行描述，通過下載到FPGA之中進行硬件驗證。通過以上比較，系統(tǒng)中采用FPGA來實現(xiàn)電子時鐘功能[7] 。將電子時鐘分為六十進制計數(shù)器和二十四進制計數(shù)器兩個基本的功能模塊，然后將兩個六十進制計數(shù)器和一個二十四進制計數(shù)器相級聯(lián)，就構成一個具有時、分、秒的電子時鐘。方案二：采用專用的時鐘芯片實現(xiàn)，通過單片機讀取時鐘芯片的計時時間，在數(shù)碼管上顯示出來，就可以實現(xiàn)電子時鐘功能，典型的時鐘芯片有：DS1302，DS12887，X1203，PCF8583等都可以實現(xiàn)電子時鐘功能。依次類推，時鐘最大的顯示值為23小時59分59秒。時鐘的基本顯示原理：時鐘開始顯示為0時0分0秒，也就是數(shù)碼管顯示000000，然后每秒秒位加1 ，到9后，10秒位加1，秒位回0。具有以下主要特點：（1）1萬個等效邏輯門，含有572個邏輯單元（LEs）、72個邏輯陣列塊（LABs）、3個嵌入式陣列塊（EAB s），并具有720個片內寄存器，可以在不占用內部資源的條件下實現(xiàn)6144 bit的片內存儲器；（2）內部模塊間采用高速、延時可預測的快速通道連接，最高工作頻率可以達到150 MHz以上；（3）邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進位鏈；（4）片內還有三態(tài)網(wǎng)絡和6個全局時鐘、4個全局清零信號以及豐富的I/O資源；（5）每個I/O引腳可以選擇為三態(tài)控制或集電極開路輸出，可以通過編程控制每個I/O引腳的速度以及I/O寄存器的使用。 Altera公司的FPGA器件Flex10K EPF10K10LC844,FLEX(靈活邏輯單元矩陣)系列是Altera應用非常廣泛的產(chǎn)品，這些器件具有比較高的集成度及豐富的寄存器資源，采用了快速，可預測延時的連續(xù)式布線結構，是一種將CPLD和FPGA的優(yōu)點結合于一體的器件。器件的可用邏輯門數(shù)超過了百萬門，并出現(xiàn)了內嵌復雜功能模塊（如加法器、乘法器、RAM、CPU核、DSP核、PLL等）的SOPC(System on programmable chip)。（5）20世紀80年代末，Lattice公司又提出在系統(tǒng)可編程技術，并且推出了一系列具備在系統(tǒng)可編程能力的CPLD器件，將可編程邏輯器件的性能和應用技術推向一個全新的高度。（4）20世紀80年代中期，Xilinx公司提出現(xiàn)場可編程概念，同時產(chǎn)生了世界上第一片F(xiàn)PGA器件。（2）20世紀70年代末，對PLA進行了改進，AMD公司推出PAL器件。在結構、工藝、集成度、功能、速度和靈活性方面都有很大的改進和提高。直到20世紀后期，集成技術有了飛速的發(fā)展，可編程邏輯器件才得以實現(xiàn)。有時為降低生產(chǎn)成本，在制造EPROM型器件時不加用于紫外線擦除的石英窗口，于是就不能用紫外線擦除，而只能編程一次，也被稱為OTP器件。是用較高的編程電壓進行編程，當需要再次編程時，用紫外線進行擦除。（4）EPROM型。某些FPGA采用此種編程方式，如Actel公司的FPGA器件。是對熔絲技術的改進，在編程處通過擊穿漏層使得兩點之間導通。早期的PROM器件就是采用熔絲結構的，編程過程就是根據(jù)設計的熔絲圖文件來燒斷對應的熔絲達到編程目的。其基本結構為“與—或陣列”的器件，大部分 簡單PLD和CPLD都屬于這個范疇。FPGA是屬于此類器件。前面已經(jīng)提到，常用的可編程邏輯器件都是從“與—或陣列”和“門陣列”兩類基本結構發(fā)展起來的，所以可編程器件從結構上分為兩大類器件：（1）查找表結構器件。較常見的是按集成度來分區(qū)分不同的PLD器件，一般可分為兩大類器件：一類是芯片集成度較低的?？删幊踢壿嬈骷姆诸惡芏?，幾乎每個大的可編程邏輯器件供應商都能提供具有自身結構特點的PLD器件。（4）對于用VHDL完成的一個確定的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并自動的把VHDL描述設計轉變成門級網(wǎng)表。 （3）VHDL語句的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 （9）一般情況下，CPLD的功耗要比FPGA大，且集成度越高越明顯[4] 。其優(yōu)點是可以編程任意次，可在工作中快速編程,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩類。這是由于FPGA是門級編程，并且CLB之間采用分布式互聯(lián)，而CPLD是邏輯塊級編程，并且其邏輯塊之間的互聯(lián)是集總式的。而FPGA的編程信息需存放在外部存儲器上，使用方法復雜。 （5）CPLD比FPGA使用起來更方便。FP GA可在邏輯門下編程,而CPLD是在邏輯塊下編程。 （3）在編程上FPGA比CPLD具有更大的靈活性。換句話說，F(xiàn)PGA更適合于觸發(fā)器豐富的結構，而CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。在粘合邏輯、地址譯碼、簡單控制、FPGA加載等設計中有廣泛應用，如Altera MAX3000A系列[3] 。 CPLD基于EEPROM工藝，集成度低，以MicroCell（包括組合部分與寄存器）為基本單元。具有易揮發(fā)性，需要有上電加載過程。 而且如Xilinx CoolRunner?系列CPLD器件需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應用（如移動電話和數(shù)字手持助理）非常理想。 FPGA被應用于范圍廣泛的應用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等 與此相比，CPLD提供的邏輯資源少得多，最高約1萬門。 現(xiàn)在最新的FPGA器件，如Xilinx Virtex?系列中的部分器件，可提供八百萬系統(tǒng)門（相對邏輯密度）。 可編程邏輯器件的兩種主要類型是現(xiàn)場可編程門陣列（FPGA）和復雜可編程邏輯器件（CPLD）。當然，“與或”結構組成的PLD器件的功能比較簡單。同樣，任何時序電路都可由組合電路加上存儲元件，即鎖存器、觸發(fā)器、RAM構成的。任何的組合邏輯函數(shù)都可以化為“與—或”表達式。 CPLD/FPGA概述及VHDL語言的特點 CPLD/FPGA概述不論是簡單的還是復雜的數(shù)字系統(tǒng)都是由基本門來構成的，如與門、或門、非門、傳輸門等。第二章 可編程邏輯器件概述及設計方案可編程邏輯器件PLD（Programmable Logic Device）是20世紀70年代發(fā)展起來的一種新的集成器件。如果仿真結果達不到設計要求，就修改VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。(8)在適配完成后，產(chǎn)生多項設計結果：，包括芯片內部資源利用情況，設計的布爾方程描述情況等；；。一般的設計，也可略去這一步驟。綜合優(yōu)化是針對ASIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。一般情況下，這一仿真步驟可略去。(4)進行代碼級的功能仿真，主要是檢驗系統(tǒng)功能設計的正確性。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀、容易理解的優(yōu)點。 FPGA系統(tǒng)設計流程流程說明：(1)工程師按照“自頂向下”的設計方法進行系統(tǒng)劃分?？删幊袒ミB資源IR可以將FPGA內部的CLB和CLB之間、CLB和IOB之間連接起來，構成各種具有復雜功能的系統(tǒng)。IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負載能力。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)器。當IOB控制的引腳被定義為輸入時，通過該引腳的輸入信號先送入輸入緩沖器。它主要由輸入觸發(fā)器、輸入緩沖器和輸出觸發(fā)/鎖存器、輸出緩沖器組成[2] 。(2)輸入/輸出模塊IOB。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應的組合邏輯函數(shù)輸出。這些數(shù)據(jù)選擇器的地址控制信號均由編程信息提供，從而實現(xiàn)所需的電路結構。這3個函數(shù)發(fā)生器結合起來，可實現(xiàn)多達9變量的邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個輸入信號；前兩個是函數(shù)發(fā)生器的輸出G’和F’，而另一個輸入信號是來自信號變換電路的輸出H1。G有4個輸入變量GGG3和G4；F也有4個輸入變量FFF3和F4。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成?？删幊踢壿嬆KCLB是實現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個陣列，散布于整個芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關，它們將各個CLB之間或CLB、IOB之間以及IOB之間連接起來，構成特定功能的電路。FPGA一般由3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器SRAM組成。這些優(yōu)點使得CPLD/FPGA技術在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步