【正文】 o_disp_drive。 input [2:0] timeset_disp_drive。 input Time_EN。 input clk_1khz。 圖 320 時(shí)間顯示動(dòng)態(tài)位選模塊框圖 圖 321（ a）時(shí)間顯示動(dòng)態(tài)位選模仿真波形圖 圖 321（ b）時(shí)間顯示動(dòng)態(tài)位選模仿真波形圖 該模塊的 VerilogHDL 程序如下： module time_disp_select(clk_1khz,clk_200hz,Time_EN,TimeSet_EN, timeset_disp_drive,time_disp_select)。當(dāng)TimeSet_EN 為 0， Time_EN 為 1 時(shí)，以 clk_1kHz為時(shí)鐘信號(hào)，輸出自動(dòng)顯示的時(shí)間，按位依次顯示；當(dāng) TimeSet_EN 為 1， Time_EN 為 0 時(shí)，則 以 clk_200Hz 為時(shí)鐘信號(hào)，輸出以 timeset_disp_drive 對(duì)應(yīng)的位置。 時(shí)間數(shù)據(jù)多路選擇模塊 （ time_mux） 該模塊用來(lái)選擇向顯示單元傳輸所要顯示的數(shù)據(jù)，流程圖如圖 317 所示，邏輯框圖如圖 318 所示，波形仿真如圖 319 所示。 SW1 實(shí)現(xiàn)時(shí)間格式中小時(shí)高、低位，北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 17 頁(yè) 共 56 頁(yè) 分鐘高、低位，秒高、低位的位選，即每出現(xiàn)一個(gè) SW1 上升沿， disp_drive 的相應(yīng)數(shù)值加1（選擇具體的需要調(diào)整的位置）。 b 1依 S W 2 ， 按 位 進(jìn) 行 數(shù) 字 調(diào) 整結(jié) 束d i s p _ d r i v e = 3 39。 初 始 化 ， 將 當(dāng) 前 時(shí) 間 賦予 設(shè) 置 后 的 時(shí) 間開(kāi) 始T i m e s e t _ E N = 1 ?d i s p _ d r i v e 3 39。 圖 312 分計(jì)數(shù)子模塊框圖 ? 時(shí)計(jì)數(shù) 子 模塊邏輯框圖如圖 313 所示。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 15 頁(yè) 共 56 頁(yè) ? 分計(jì)數(shù)子模塊的設(shè)計(jì)原理與秒模塊的類似。 圖 39 時(shí)間計(jì)數(shù)模塊邏輯框圖 圖 310 時(shí)間計(jì)數(shù)模塊仿真波形圖 ? 秒計(jì)數(shù) 子 模塊邏輯框圖如圖 311所示。該模塊電路圖如圖 38 所示： 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 14 頁(yè) 共 56 頁(yè) 圖 38 時(shí)間計(jì)數(shù)模塊電路圖 該模塊邏輯框圖如圖 39 所示。該模塊頂層電路如圖 36 所示： 圖 36 時(shí)間及其設(shè)置模塊頂層電路圖 該模塊邏輯框圖如圖 37 所示： 圖 37 時(shí)間及其設(shè)置模塊邏輯框圖 時(shí)間計(jì)數(shù)模塊（ timepiece_main） 該模塊主要完成時(shí)間的自動(dòng)增加與顯示功能，即為正常的自動(dòng)模式運(yùn)行。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 13 頁(yè) 共 56 頁(yè) end endcase end endmodule 時(shí)間及其設(shè)置模塊（ time_auto_and_set） 該模塊主要完成時(shí)間的自動(dòng)正常運(yùn)行與顯示，以及在相應(yīng)的功能號(hào)下，實(shí)現(xiàn)時(shí)間的調(diào)整與設(shè)置。 DateSet_EN = 139。 Date_EN = 139。 Alarmclock_EN = 139。 Stopwatch_EN = 139。 TimeSet_EN = 139。 end default: begin Timepiece_EN = 139。 DateSet_EN = 139。 Date_EN = 139。 Alarmclock_EN = 139。 Stopwatch_EN = 139。 TimeSet_EN = 139。b101: begin Timepiece_EN = 139。b0。b1。b0。b0。b0。b0。 end 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 12 頁(yè) 共 56 頁(yè) //日期顯示 339。 DateSet_EN = 139。 Date_EN = 139。 Alarmclock_EN = 139。 Stopwatch_EN = 139。 TimeSet_EN = 139。b011: begin Timepiece_EN = 139。b0。b0。b0。b1。b0。b0。 end //跑表 339。 DateSet_EN = 139。 Date_EN = 139。 Alarmclock_EN = 139。 Stopwatch_EN = 139。 TimeSet_EN = 139。b001: begin 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 11 頁(yè) 共 56 頁(yè) Timepiece_EN = 139。b0。b0。b0。b0。b0。b1。 case(Function) //時(shí)間自動(dòng)顯示 339。 else Function = 339。b101) Function = Function + 339。 reg [2:0] Function。 input SW3。 圖 34 時(shí)鐘主控制電路模塊邏輯框圖 圖 35 時(shí)鐘主控制模塊仿真波形圖 該模塊的 VerilogHDL 程序如下： modconule maintrol(SW3, //功能號(hào)選擇 Timepiece_EN, //時(shí) 間自動(dòng)顯示使能 TimeSet_EN, //時(shí)間調(diào)整與設(shè)置使能 Stopwatch_EN, //跑表功能使能 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 10 頁(yè) 共 56 頁(yè) Alarmclock_EN, //鬧鐘功能使能 Date_EN, //日期顯示使能 DateSet_EN)。主控制電路模塊的邏輯框圖如圖 34 所示。b1。 end else begin CNT3 = 0。 f1hz = 139。b1。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 8 頁(yè) 共 56 頁(yè) end else begin CNT2 = 0。 f60hz = 139。b1。 end else begin CNT1 = 0。 f200hz = 139。 integer CNT1=0,CNT2=0,CNT3=0。 input clk。 開(kāi) 始 ， 輸 入 1 K H z 時(shí) 鐘 信 號(hào)P o s e d g e c l kC N T 4 ?C N T = C N T + 1輸 出 2 0 0 H z 時(shí) 鐘 信號(hào)f 2 0 0 H zP o s e d g e f 2 0 0 H zC N T 2 2 ?C N T 2 = C N T 2 + 1輸 出 6 0 H z 時(shí) 鐘信 號(hào)結(jié) 束P o s e d g e f 2 0 0 H zC N T 3 1 9 9 ?C N T 3 = C N T 3 + 1輸 出 1 H z 時(shí) 鐘 信號(hào)是否是 是否否 圖 31 分頻電路流程圖 圖 32 分頻電路模塊邏輯框圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 7 頁(yè) 共 56 頁(yè) 該電路的 VerilogHDL 程序如下： module fdiv(clk,f200hz,f60hz,f1hz)。分頻電路的流程圖如圖 31 所示，邏輯框圖如圖 32 所示。顯示由數(shù)碼管完成。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有自動(dòng)走時(shí)使能信號(hào)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。秒計(jì)數(shù)器滿 60 后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60 后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器滿 24 后向日期進(jìn)位。 2 號(hào)鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1； 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 5 頁(yè) 共 56 頁(yè) 4 號(hào)鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1； 6 號(hào)鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)使得當(dāng)前調(diào)整鍵 1 選擇的位置數(shù)字增加 1。 2 號(hào)鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí) 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 4 號(hào)鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí) 分 秒”的依次移位，便于在特定位置進(jìn)行調(diào)整； 6 號(hào)鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)實(shí)現(xiàn)“月 日”的依次移位，便于在特定位置進(jìn)行調(diào)整。 圖 21 數(shù)字 鐘頂層電路圖 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 4 頁(yè) 共 56 頁(yè) 數(shù)字鐘的工作原理 按鍵消抖動(dòng)可編程邏輯器件功 能 鍵 S W 1功 能 鍵 S W 2功 能 鍵 S W 3C P L D / F P G AS W 1 S W 2 S W 3L E D 顯 示 模 塊 圖 22 數(shù)字 鐘整體框圖 功能鍵 SW3 用來(lái)選擇不同的工作模式：時(shí)間正常顯示功能、時(shí)間調(diào)整與顯示、秒表功能、鬧鐘設(shè)置與查看、日期顯示、日期調(diào)整與設(shè)置。具有校時(shí)以及整點(diǎn)報(bào)時(shí)、任意時(shí)刻鬧鐘、跑表等功能，可以對(duì)時(shí)間及日期進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。近些年，隨著科技的發(fā)展和社會(huì)的進(jìn)步，人們對(duì)數(shù)字鐘的要求也越來(lái)越高，傳統(tǒng)的時(shí)鐘 已不能滿足人們的需求，因此研究數(shù)字鐘以及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義 [1112]。 北方民族大學(xué)學(xué)士學(xué)位論文 基于 FPGA的電子鐘的設(shè)計(jì) 第 2 頁(yè) 共 56 頁(yè) 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。 ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。這一切極大地改變了傳統(tǒng)的 數(shù)字系統(tǒng)設(shè)計(jì) 方法、設(shè)計(jì)過(guò)程和設(shè)計(jì)觀念，促進(jìn)了 EDA 技術(shù)的迅速發(fā)展 [14]。 而 可編程邏輯器件（如 CPLD、 FPGA）的應(yīng)用普及，為 數(shù)字系統(tǒng) 的設(shè)計(jì)帶來(lái)了極大的靈活性。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL完成設(shè) 計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計(jì)開(kāi)發(fā)技術(shù)的發(fā)展。 關(guān)鍵詞 ： 數(shù)字 鐘，硬件描述語(yǔ)言， VerilogHDL， FPGA