【正文】 學(xué)習(xí)底層配置單元的 LUT 和 Register 比率的一個(gè)重要意義在于器件選型和規(guī)模估算。 FPGA 一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。 ． 基本可編程邏輯單元 FPGA 的基本可編程邏 輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 的基本結(jié)構(gòu)及工作原理 FPGA 的基本結(jié)構(gòu)由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 ， FPGA 的基本結(jié)構(gòu) 圖 如圖 21 所示。 6 第 2 章 FPGA 基本結(jié)構(gòu) 及數(shù)字系統(tǒng)設(shè)計(jì) 原理 自 1985 年 Xilinx 公司推出第一片現(xiàn)場(chǎng)可編程邏輯門陣列即 FPGA 至今，F(xiàn)PGA 已經(jīng)經(jīng)歷了 20 余年的發(fā)展歷史。同時(shí) 具體介紹 了 構(gòu)成電子鐘 主要 功能模 塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的 設(shè)計(jì) 方法和 設(shè)計(jì) 過(guò)程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析 。此類 IP 核心為客戶節(jié)約了大量時(shí)間和費(fèi)用，否則，用戶可能需要數(shù)月的時(shí)間才能實(shí)現(xiàn)這些功能，而且還會(huì)進(jìn)一步延遲產(chǎn)品推向市間 [6]。 同樣重要的是， PLD 現(xiàn)在有越來(lái)越多的核心技術(shù)（ IP）庫(kù)的支持 用戶可利用這些預(yù)定義和預(yù)測(cè)試的軟件模塊在 PLD 內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。過(guò)去的 FPGA 也相對(duì)較貴，當(dāng)時(shí)最先進(jìn)的 FPGA 器件大約要 150 美元。目前賽靈思提供采用先進(jìn)的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。這一策略使賽靈思可以集中精力設(shè)計(jì)新產(chǎn)品結(jié)構(gòu)、軟件工具和 IP 核心，同時(shí)還可以利用最先進(jìn) 的半導(dǎo)體制造工藝技術(shù)。 國(guó)內(nèi)外研究現(xiàn)狀 過(guò)去幾年時(shí)間里，可編程邏輯供應(yīng)商取得了巨大的技術(shù)進(jìn)步，以致現(xiàn)在PLD 被眾多設(shè)計(jì)人員視為是邏輯解決方案的當(dāng)然之選。 8． CPLD 保 密性好 , FPGA 保密性差。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時(shí)丟失 ,每次上電時(shí) ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲(chǔ)器編程 ,編程次數(shù)可達(dá) 1 萬(wàn)次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時(shí)間 可預(yù)測(cè)性。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無(wú)需外部存儲(chǔ)器芯片 ,使用簡(jiǎn)單。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 CPLD 通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程 ,FPGA 主要通過(guò)改變內(nèi)部連線的布線來(lái)編程 。 2． CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的 不可預(yù)測(cè)性。 由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異 ,具有各自的特點(diǎn)： 1． CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時(shí)序邏輯。但是，CPLD 提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。 FPGA 被應(yīng)用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲(chǔ)直到儀器儀表、電信和數(shù)字信號(hào)處理?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬(wàn) “系統(tǒng)門 ”（相對(duì)邏輯密度）。 5． FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼 4 容。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的基本特點(diǎn)主要有： 1．采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到 合適芯片。 高級(jí)可編程器件 FPGA/CPLD 可編程邏輯器件的兩種類型是現(xiàn)場(chǎng)可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。事實(shí)上，由于有了可編程邏輯器件，一些設(shè)備制造 商現(xiàn)在正在嘗試為已經(jīng)安裝在現(xiàn)場(chǎng)的產(chǎn)品增加新功能或者進(jìn)行升級(jí)。采用固定邏輯器件的客戶經(jīng)常會(huì)面臨需要廢棄的過(guò)量庫(kù)存，而當(dāng)對(duì)其產(chǎn)品的需求高漲時(shí)，他們又可能為器件短缺（供貨不足）所苦，并且不得不面對(duì)生產(chǎn)延遲的現(xiàn)實(shí)。 PLD 供應(yīng)商在設(shè)計(jì)其可編程器件時(shí)已經(jīng)支付了這些成本，并且可通過(guò) PLD 產(chǎn)品線延續(xù)多年的生命期來(lái)分?jǐn)傔@些成本。 2． PLD 不需要漫長(zhǎng)的前導(dǎo)時(shí)間來(lái)制造原型或正式產(chǎn)品 ——PLD 器件已經(jīng)放在分銷商的貨架上并可 隨時(shí)付運(yùn)。對(duì)一些需要極高性能的應(yīng)用，固定邏輯也可能是最佳的選擇。 固定邏輯器件和 PLD 各有自己的優(yōu)點(diǎn)。 在 PAL 的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯 GAL (Generic Array Logic)，如 GAL16V8， GAL22V10 等。還有一類結(jié)構(gòu)更為靈活的邏輯 3 器件是可編程邏輯陣列 (PLA)，它也由一個(gè) “與 ”平面和一個(gè) “或 ”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 PAL 由一個(gè)可編程的 “與 ”平面和一個(gè)固定的 “或 ”平面構(gòu)成，或門的輸出可以通過(guò)觸發(fā)器有選擇地被置為寄存狀態(tài)。典型的 PLD 由一個(gè) “與 ”門和一個(gè) “或 ”門陣列組成，而任意一個(gè)組合邏輯都可以用 “與一或 ”表達(dá)式來(lái)描述，所以， PLD能以乘積和的形式完成大量組合邏輯功能， PLD 基本框圖如圖 11 所示 。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的邏輯功能 。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。這些 NRE 成本可能從數(shù)十萬(wàn)美元至數(shù)百萬(wàn)美元。設(shè)計(jì)和驗(yàn)證固定邏輯的前期工作需要大量的 NRE 成本。 對(duì)于固定邏輯器件，根據(jù)器件復(fù)雜性不同，從設(shè)計(jì)、原型到最終生產(chǎn)所需要的時(shí)間可從數(shù)月至一年多不等。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能 ，一旦制造完成，就無(wú)法改變。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、定時(shí)和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它功能 [1]。存儲(chǔ)器用來(lái)存儲(chǔ)隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫(kù)的內(nèi)容。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路 (ASIC)芯片，而且希望ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。它由早期的電子管、晶體管、小中規(guī)模 集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。 可編程器件的發(fā)展歷程 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。這種設(shè)計(jì)方法，極大地降低了設(shè)計(jì)難度，提高了工作效率。設(shè)計(jì)者只需依據(jù)電路所要完成的具體邏輯功能，然后設(shè)法用軟件描述出來(lái)即可。目前，代表可編程器件發(fā)展潮流的是復(fù)雜可編程邏輯器件 (CPLD)和可編程邏輯門陣列(FPGA)。第二代 EDA 主要以計(jì)算機(jī)仿真和自動(dòng)布局布線技術(shù)為核心，與此同時(shí)，還引出了以半定制概念為特征的專用集成電路概念。因此工程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，以解脫復(fù)雜機(jī)械的版圖 設(shè)計(jì)工作，這就產(chǎn)生了第一代 EDA 工具。 VHDL。 gave a briefing on the development of VHDL language, VHDL language and other features. The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 subsystem design process modules： frequency division system, 60 M counter system, 24 M counter system, Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into SevenSegment code system. each subroutine have been simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole the electronic clock. Key words EDA。 關(guān)鍵詞 電子設(shè)計(jì)自動(dòng)化 ； 現(xiàn)場(chǎng)可編程門陣列 ； 硬件描述語(yǔ)言 ；電子鐘 II Digital Electronic Clock Design Based on Technology of FPGA Abstract With the rapid development of electronic technology, modern electronic products have infiltrated into various fields of the society, and have effectively promoted the development of social productive forces and social information, also increased. In modern electronic technology, the programmable logic devices play a key role. Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years. It introduced the concept of flexible programmable logic, which can realize highspeed digital signal processing conveniently. It broke through the parallel processing, water levels of restrictions, has repeatedly programmable capacity to effectively use the onchip resources, coupled with efficient hardware description language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications。系統(tǒng)設(shè)計(jì)包含 8 個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件 、 i60BCD 組件、 i24BCD 組件、 以及 二進(jìn)制轉(zhuǎn)換成七段碼組件。該電子鐘系統(tǒng)功能齊全，設(shè)計(jì)思路清晰。本文較系統(tǒng)地介紹了 FPGA 的基本結(jié)構(gòu)、 基本原理、功能特點(diǎn)及其應(yīng)用；闡述了數(shù)字系統(tǒng)設(shè)計(jì)的基本思想及設(shè)計(jì)流程，同時(shí)，也概述了 FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用，基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)方法和流程；簡(jiǎn)要介紹了 VHDL 語(yǔ)言的發(fā)展歷程， VHDL 語(yǔ)言的功能特點(diǎn)等。 現(xiàn)場(chǎng)可編程門陣列 (FPGA)是近年來(lái)迅速發(fā)展起來(lái)的新型可編程器，其靈活的可編程邏輯可以方便的實(shí)現(xiàn)高速數(shù)字信號(hào)處理。 I 基于 FPGA 的數(shù)字 電子 鐘系統(tǒng)設(shè)計(jì) 摘要 隨著電子技術(shù)的飛速發(fā)展，現(xiàn)代電子產(chǎn)品滲透到了社會(huì)的各個(gè)領(lǐng)域，并有力地推動(dòng)著社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高。在現(xiàn)代電子技術(shù)中，可編程器無(wú)疑是扮演著重要角色。它突破了并行處理、流水級(jí)數(shù)的限制，具有反復(fù)的可編程能力，從而有效的地利用了片上資源，加上高效的硬件描述語(yǔ)言 (VHDL)，從而為數(shù)字系統(tǒng)設(shè)計(jì)提供了極大的方便。 本文的主要內(nèi)容是根據(jù)上述原理和方法設(shè)計(jì)一個(gè)電子鐘系統(tǒng)，目的在于通過(guò)該系統(tǒng)的功能，體現(xiàn)出 FPGA 在數(shù)據(jù)處理中的應(yīng)用。系統(tǒng)程序基于 VHDL 語(yǔ)言，采用模塊化設(shè)計(jì)方法。每個(gè)子程序均經(jīng)過(guò) EDA 工具仿真，并附有仿真圖，最后將各模塊組裝為一個(gè)整體 ——電子鐘。 expounded on the basic design of digital systems thinking and design process, at the same time, also outlined the FPGA in the design of di gital s