【正文】 模塊的設計一般比較簡單，子系統(tǒng)設計的主要任務是控制器模塊的設計。設計算法就是尋求一個解決問題的步驟，實質是把系統(tǒng)要 實現的復雜運算分解成一組有序進行的子運算。在每 一層次上，都有描述、劃分、綜合和驗證四種類型的工作。本章將 結合數字系統(tǒng)設計相關知識 對其中的主要功能模塊組件進行設計。當在最終設計中用到 FPGA 時，可以更簡單、更容易完成從樣機到產品的飛躍。 2． 功率 /能量：芯片通常在一定的能量或功率預算下工作。通常情況下， FPGA 的編程費用比 ASIC 高，但是由于 FPGA 是標準器件，這有助于降低生產成本。 4． 設計實現 實現可理解為利用實現工具把邏輯映射到目標器件的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進行布線，并產生相應的文件。在實現過程中應設置默認配置的下載形式，以使后續(xù)位流下載正常。 16 數字系統(tǒng)設計的重要工具 —— VHDL VHDL 語言的特點 在傳統(tǒng)的硬件電路設計中，主要的設計文件時電路原理圖，而采用 HDL 設計系統(tǒng)硬件電路時主要使用 HDL 編寫源程序?，F在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，在電子工程領域，從各公司的設計人員到大學的教授、學生都極其重視對其的學習研究， VHDL已成為事實上的通用硬件描述語言。例如， Verilog 語言是一種門級電路描述語言，其風格接近于電路原理圖，設計者需要搞清楚具體的電路結構的細節(jié)，因此其工作量通常較大。按照文本手冊定義， VHDL 語言的預定義屬性low、 high 等存在著不明確性問題，為此應對照國際的測試碼人為地修訂。 其中 clk1024 表示輸入信號， clk1表示頻率為 1 的輸出信號。 1Hz output signal end div1024。 end if。 LIBRARY IEEE。 ARCHITECTURE behav OF CNT60 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。)。)。 ELSE Q0:=Q0+1。 END IF。 模塊如 圖 36 所表示， 其中 clk 為 分鐘的 時鐘信號， clr 為清零端 ， HL 為秒低位的輸出， HH 為秒高位的輸出 。 CQ3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。)。139。039。139。 校時模塊 調整時間是電子鐘最基本的功能之一，以下為調整時鐘記時模塊。 b c d d e c o d e ra [ 3 ? 0 ] y [ 6 ? 0 ] 圖 39 七段顯示 譯碼器模塊 七段顯示譯碼器真值表見表 310。 C H O O S EP A U S EA D JS E T HS E T LS E T T I M E 圖 38 定時模塊 23 BCD 七段顯示譯碼器 在數字測量儀表和各種數字系統(tǒng)中，都需要將數字量直觀的顯示出 來。 CQ2=Q0。 END IF。 Q1:=(OTHERS=39。 ELSIF CLK39。 BEGIN IF RST=39。 USE 。 END behav。 IF Q0=9 and Q1=5 THEN COUT=39。 elsif Q0=9 THEN Q0:=(OTHERS=39。 THEN IF EN=39。039。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。將 六十 進制的計數模塊用 8bit 的數組用來表示，高四位為 秒鐘的十位，低四位為秒鐘的個位。139。 Use 。 基于 VHDL 的系統(tǒng)設計流程 VHDL 程序設計采用自頂向下的模塊化設 計方法，一個完整的 VHDL 程序包括實體 (entity)、結構體 (architecture)、配置 (configuration)、程序包 (package)和庫 (library)五個部分 。 VHDL具有豐富的仿真語句和庫函數，使得門電路級功能仿真、檢查成為可能，使設 17 計者對整個工程設計的結構和功能的可行性作出決策。 VHDL 具有比其他硬件描述語言更強的行為描述能力，基于抽象的行為描述風格避開了具體的硬件結構，是設計人員能從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)。 UDL/I 在日本以標準 HDL 的形式出現。時序分析器不要求用戶產生輸入激勵或測試矢量。 (4) 時序提取 :產生一個目標文件，供后續(xù)的時序仿真使用。 HDL 描述語言在狀態(tài)機、控制邏輯、總線功能方面較強，使其描述的電路能在特定綜 合工具作用下以具體硬件單元較好地實現；而原理圖輸入在頂層設計、數據通路邏輯、手工最優(yōu)化電路等方面具有圖形化強、單元節(jié)儉、功能明確等特點。它們可以作為樣機，可以快速編程，而且它們可以用作最終設計的一部分。現在， FPGA 被用于組建各種各樣的數字系統(tǒng)：高速電信設備、家庭個人視頻錄像機的視頻加速器。 FPGA 一般也比定制芯片運行速度慢而且功耗大，同時相對較貴，所以，人們認為定值芯片較為便宜。這樣做大大簡化了設計工作，提高了效率，因此，采用 EDA 技術設計數字系統(tǒng)地方法得到了越來越廣泛的應用。雖然不同的算法可以實現相同的系統(tǒng)功能，但是電路結構是不同的；相同的算法也可能對應不同的電路結構。若采用自頂向下的設計方法，則需要先進行系統(tǒng)級設計，再進行邏輯級。該設計方法的具體實施過程是：首先根據系統(tǒng)的總體功能要求， 11 進行系統(tǒng)級設計； 然后按照一定的標準將整個系統(tǒng)劃分成若干子系統(tǒng)；接著將各個子系統(tǒng)劃分為若干功能模塊，針對各模塊進行邏輯電路設計。控制器接受外部輸入信號和各個邏輯功能部件或子系統(tǒng)的反饋輸入信號，進行處理后，發(fā)出各種控制命令，用來控制各邏輯功能部件或子系統(tǒng)（對于由若干字系統(tǒng)組成的數字系統(tǒng)而言）協調的工 作，實現整個數字系統(tǒng)的復雜功能。存儲單元中的編程數據一旦確定，門陣列的邏輯關系也就確定了。 該電路中 D 觸發(fā)器是直接利用 LUT后面 D 觸發(fā)器來實現。 底層嵌入功能單元 [7] 8 基于查找表結構的 FPGA 查找表（ LookUpTable)簡稱為 LUT， LUT 本質上就是一個 RAM。寫入 CAM 的數據會和其內部存儲的每一個數據進行比較，并返回與端口數據相同的所有內部數據的地址。 FPGA 內部寄存器可配置為帶同步 /異步復位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 本文主要內容 本 文首先介紹了 FPGA 相關的背景知識以及 FPGA 的基本結構和工 作原理， 闡述 了 數字系統(tǒng)的構造方法和流程，從而為應用 FPGA 構建數字系統(tǒng) 打下基礎。先進的工藝技術在一系列關鍵領域為 PLD 提供了幫助：更快的性能、集成更多功能、降低功耗和成本等。 CPLD 又可分為在編程器上編程和在系統(tǒng)編程兩類。 FPGA可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 與此相比， CPLD 提供的邏輯資源少得多 —— 最高約 1 萬門。 2． FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 4． PLD 允許客戶在需要時僅訂購所需要的數量，從而使客戶可控制庫存。它采用了 EEPROM 工藝，實現了電可按除、電可改寫，其輸出結構是可編程的邏輯宏單元，因而它的設計具有很強的靈活性，至今仍有許多人使 用 [2]。 其后，出現了一類 在 結構上稍復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數字邏輯功能。而且，如果器件工作不合適，或者如果應用要求發(fā)生了變化，那么就必須開發(fā)全新的設計。 在數字電子系統(tǒng)領域，存在三種基本的器件類型：存儲器、微處理器和邏輯器件 。至于數據在芯片內部的處理過程，設計者不用考慮，但設計者可以通過仿真軟件觀察和驗證數據的處理結果。 Electronic clock III 目錄 摘要 …… ....................................................................................................................... I Abstract ....................................................................................................................... II 第 1 章 緒論 ................................................................................................................ 1 課題背景和意義 ................................................................................................ 1 可編程器件的發(fā)展歷程 .................................................................................... 1 早期的可編程器件 ——PLD ..................................................................... 2 高級可編程器件 FPGA/CPLD .................................................................. 3 國內外研究現狀 ................................................................................................ 4 本文主要內容 .................................................................................................... 5 第 2 章 FPGA 基本結構及數字系統(tǒng)設計原理 ......................................................... 6 FPGA 的基本結構及工作原理 ......................................................................... 6 基于查找表結構的 FPGA.......................................................................... 8 查找表結構的 FPGA 邏輯實現原理 ......................................................... 8 FPGA 的工作原理 ...................................................................................... 9 數字系統(tǒng)設計概述 ............................................................................................ 9 數字系統(tǒng)的組成 ....................................................................................... 10 數字系統(tǒng)設計方法 ................................................................................... 10 數字系統(tǒng)設計的一般過程 ........................................................................11 本章小結 .......................................................................................................... 12 第 3 章 數字電子鐘功能模塊設計 .......................................................................... 13 數字系統(tǒng)設計中的 FPGA............................................................................... 13 FPGA 在數字系統(tǒng)設計中的作用 ............................................................ 13 基于 FPGA 的應用系統(tǒng)設計 ................................................................... 13 數字系統(tǒng)設計的重要工具 ——VH