【正文】 當(dāng)輸入二進(jìn)制編碼時(shí)，經(jīng) Ya— Yg 控制七段數(shù)碼管亮暗顯示， 從而將 BCD 碼轉(zhuǎn)換為可視的十進(jìn)制形式。模塊如圖 37 所示，其中 a[3… 0]為輸入 BCD 碼， y[6… 0]為輸出 7 段顯示碼。因此數(shù)字顯示電路是許多數(shù)字設(shè)備不可缺少的一部分。 校時(shí) 模塊 如 圖 38 所示 。 其中CHOOSE 為選擇需要調(diào)整的位置， ADJ 為調(diào)整的使能端，高有效，整個(gè)調(diào)整時(shí)間的實(shí)現(xiàn)是在暫停的前提下進(jìn)行的。 END behav。 CQ3=Q1。 END IF。 ELSE COUT=39。 IF Q0=3 and Q1=2 THEN COUT=39。 END IF。 ELSE Q0:=Q0+1。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。 THEN IF EN=39。EVENT AND CLK=39。)。 Q1:=(OTHERS=39。039。139。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:out std_logic)。 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 LIBRARY IEEE。 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 當(dāng)計(jì)數(shù)為 23： 59： 59 時(shí)，自動(dòng)清零，重新開(kāi)始計(jì)數(shù)。 二十四 進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中， 將 分鐘計(jì)數(shù)器的時(shí)鐘信號(hào) 作為該模塊的輸入。 END PROCESS。 CQ0=Q0。039。139。 END IF。 END IF。 Q1:=Q1+1。039。)。 Q1:=(OTHERS=39。039。139。139。 ELSIF CLK39。039。)。 THEN Q0:=(OTHERS=39。 BEGIN IF RST=39。 END CNT60。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 USE 。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 20 六十進(jìn)制計(jì)數(shù)器 程序如下 。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時(shí)鐘信號(hào)， COUT 為進(jìn)位輸出， SL 為秒低位的輸出， SH為秒高位的輸出。 19 六十進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時(shí)鐘信號(hào)作為該模塊的輸入，其進(jìn)位作為分鐘計(jì)數(shù)器的時(shí)鐘信號(hào)。 end process。 end if。 else f1hz=39。 if count=63 then f1hz=39。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。from system clock(1024Hz) f1hz: out std_logic)。 Use 。 Use 。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 分頻模塊 由于輸入時(shí)鐘信號(hào)為 1024Hz，我們需要把它通過(guò)分頻得到 1Hz 即周期為 1s的秒脈沖時(shí)鐘信號(hào)， 模塊圖如 圖 33 所表示。 基于 VHDL 語(yǔ)言的系統(tǒng)設(shè)計(jì)流程如圖 32 所示 。對(duì)在靜態(tài)編譯中不能完全處理的問(wèn)題，采用部分匹配的方法，而對(duì)于全部的匹配因?yàn)閰?shù)變化種類太多，缺少足夠信息而采取信息下傳，在動(dòng)態(tài)模擬調(diào)試時(shí)匹配。 4． 接口的匹配。 3． 預(yù)定義屬性的不明確性。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言具有諸多優(yōu)點(diǎn)，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語(yǔ)言內(nèi)容信息，在編譯處理時(shí)，應(yīng) 對(duì)這些想象予以定量限制。 4． VHDL 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)源程序，可以通過(guò)修改類屬參數(shù)表和函數(shù)的方法來(lái)改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 VHDL 語(yǔ)言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。 VHDL 支持系統(tǒng)級(jí)描述，這是它由于其他硬件描述語(yǔ)言的突出優(yōu)點(diǎn)。 2． VHDL 語(yǔ)句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路的描述，并且高層次的行為描述和低層次的門級(jí)電路描述、結(jié)構(gòu)描述可以混合使用。 VHDL 的主要優(yōu)點(diǎn)有： 1． VHDL 支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機(jī)電路的設(shè)計(jì)。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語(yǔ)言承擔(dān)。之后，各 EDA 公司研究的硬件電路設(shè)計(jì)工具逐漸向 VHDL 靠攏， VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受， 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，公布了新版本的 VHDL。多年來(lái)設(shè)計(jì)者一直使用這些專門的 HDL。其中， SILICON COMPILER 公司及 GATEWAY 公司的 Verilog 以 C 語(yǔ)言為基礎(chǔ)。所謂硬件描述語(yǔ)言（ HDL），就是該語(yǔ)言可 以描述硬件的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系。因 為FPGA 具有掉電信息丟失的性質(zhì)，因此可以在驗(yàn)證初期使用電纜直接下載位流。 設(shè)計(jì)流程圖如圖 31所示 。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通路性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合。 5． 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局 布線的功能塊延 15 時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。引起支持增量設(shè)計(jì)，可以對(duì)其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。 (5) 配置：產(chǎn)生 FPGA 配置時(shí)需要的位流文件。 (3) 布局與布線。通?？煞譃橐韵聨讉€(gè)步驟； (1) 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換，并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。方針是指使用設(shè)計(jì)軟件包對(duì)已經(jīng)實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況，前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè) 計(jì)的要求，仿真過(guò)程沒(méi)有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，這是接近真實(shí)器件運(yùn)行的仿真。 2． 設(shè)計(jì)綜合 總和就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過(guò)計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。HDL 設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好方式。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真 (前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。 5． 生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本。 4． 設(shè)計(jì)成本：設(shè)計(jì)時(shí)間是設(shè)計(jì)成本的一個(gè)重要組成部分，但是還需要考慮 14 其他因素，比如對(duì)支持工具的投入等。 3． 設(shè)計(jì)時(shí)間：不可能無(wú)限期地進(jìn)行設(shè)計(jì)，由于 FPGA 是標(biāo)準(zhǔn)器件，因此它在設(shè)計(jì)按時(shí)間上有一些優(yōu)勢(shì)。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。時(shí)鐘頻率也經(jīng)常作為性能的一個(gè)衡量因素。 FPGA 已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。 3． 同種類型的 FPGA 可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。 2． FPGA 是一種出色的制作樣機(jī)工具。但是，由于 FPGA 是標(biāo)準(zhǔn)芯片，因而能夠彌補(bǔ)定制芯片的一些不足。同樣的， FPGA 也不是定制芯片，因此，它們無(wú)法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那樣擅長(zhǎng)完成特定功能。 數(shù)字系統(tǒng)設(shè)計(jì)中的 FPGA FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 現(xiàn)場(chǎng)可編程門陣列 FPGA 填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。 13 第 3 章 數(shù)字電子鐘功能模塊設(shè)計(jì) 基于 FPGA 的數(shù)字 電子 鐘包含 8 個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件、 i60BCD 組件、i24BCD 組件 、以及二進(jìn)制轉(zhuǎn)換成七段碼組件 。 本章小結(jié) 本章主要 對(duì) FPGA 的基本結(jié)構(gòu) 和數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行敘述。劃分、綜合和驗(yàn)證則采用 EDA 軟件平臺(tái)自動(dòng)完成。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以 12 采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。用 EDA 技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。 (2) 選擇器件并實(shí)現(xiàn)電路 根據(jù)設(shè)計(jì)選擇適當(dāng)?shù)钠骷?lái)實(shí)現(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。 2． 邏輯級(jí)設(shè)計(jì)的過(guò)程 (1) 根據(jù)算法選擇電路結(jié)構(gòu) 系統(tǒng)算法決定電路結(jié)構(gòu)。描述算法的工具有：算法流程圖、 ASM 圖、 MDS 圖等。 (2) 描述系統(tǒng)功能，設(shè)計(jì)算法 描述系統(tǒng)功能就是用符號(hào)、圖形、文字、表達(dá)式等形式來(lái)正確描述系統(tǒng)應(yīng)具有的邏輯功能和應(yīng)達(dá)到的技術(shù)指標(biāo)。其一般過(guò)程是：在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選 擇電路結(jié)構(gòu)；選擇器件并實(shí)現(xiàn)電路。 數(shù)字系統(tǒng) 設(shè)計(jì)的一般過(guò)程 數(shù)字系統(tǒng)設(shè)計(jì)分為系統(tǒng)級(jí)設(shè)計(jì)和邏輯級(jí)設(shè)計(jì)兩個(gè)階段。 2． 自底向上法 自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開(kāi)始，憑 借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過(guò)對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。子系統(tǒng)設(shè)計(jì)的首要任務(wù)是對(duì)其功能進(jìn)行正確劃分，也就是說(shuō)，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。在對(duì)系統(tǒng)進(jìn)行劃分時(shí)需要注意子系統(tǒng)的數(shù)目是否合適。 1． 自頂向下法 自頂向下法（ from top to down）是一種從抽象定義到具體實(shí)現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設(shè)計(jì)方法，它是數(shù)字系統(tǒng)設(shè)計(jì)中最常用的方法之一。對(duì)于一個(gè)比較復(fù)雜的數(shù)字系統(tǒng) ，由于它的輸入變量數(shù)、輸出變量數(shù)和內(nèi)部狀態(tài)變量數(shù)很多，如果用常規(guī)的工具（如真值表、卡諾圖、狀態(tài)方程等）和傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法來(lái)描述和設(shè)計(jì)將十分困難，有時(shí)甚至無(wú)法進(jìn)行，因此必須尋求從系統(tǒng)總體出發(fā)。數(shù)字系統(tǒng)的實(shí)現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過(guò)程。 數(shù)字系統(tǒng)的組成流程圖如圖 24 所示 。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實(shí)現(xiàn)對(duì)數(shù)據(jù)的加工和處理。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。 數(shù)字系統(tǒng)設(shè)計(jì)概述 所謂數(shù)字系統(tǒng)的設(shè)計(jì)，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反應(yīng)系 統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來(lái)實(shí)現(xiàn)所描述的系統(tǒng)邏輯。 在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元電路。編程過(guò)程實(shí)際上是對(duì)個(gè)存儲(chǔ)單元寫入數(shù)據(jù)的過(guò)程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。對(duì)于一個(gè) LUT 無(wú)法完成的 電路，就需要通過(guò)進(jìn)位邏輯將多個(gè)單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯 [8]。這樣 PLD 就完成了圖 23 所示電路的功能。時(shí)鐘信號(hào) CLK 由 I/O 腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專用通道，直接連接到觸發(fā)器的時(shí)鐘端。 圖 23 FPGA 邏輯實(shí)現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就 實(shí)現(xiàn)了。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對(duì)這種 FPGA，就不需要外加專用的配置芯片?；诓檎冶恚?LUT）的 FPGA 的結(jié)構(gòu)如圖 22 所示 。目前FPGA 中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的16x1 的 RAM。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。 (3) 短線資源：用來(lái)完成基本邏輯單元間的邏輯互連與布線； 其他：在邏 輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。 4． 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。簡(jiǎn)單的說(shuō)，RAM 是一種寫地址，讀數(shù)據(jù)的存儲(chǔ)單元； CAM 與 RAM 恰 恰相反。 CAM，即為內(nèi)容地址存儲(chǔ)器。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。