【正文】 [17]． Kawasaki Hiroaki,。 [14]． 康華光，電子技術(shù)基礎(chǔ)，高等教育出版社， 2021 [15]． 宋春榮，通用集成電路速查手冊，山東科學(xué)技術(shù)出版社， 1995。 [12]． 康華先，電子技 術(shù)基礎(chǔ) (數(shù)字部分 )第四版 [M].北京 :高等教育出版社 , 2021. 213224。 [10]． 譚會生，張昌凡， EDA 技術(shù)及應(yīng)用，西安電子科技大學(xué)出版社 ,2021。 [8]． 趙志杰，集成電路應(yīng)用識圖方法，機(jī)械工業(yè)出版社， 2021， 3540。 [6]． 呂思忠，數(shù)子電路實驗與課程設(shè)計，哈爾濱工業(yè)大學(xué)出版社， 2021。 [4]． 趙保經(jīng)，中國集成 電路大全，國防工業(yè)出版社 ,1985。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 35 參考文獻(xiàn) [1]． 劉君，常明，秦娟，基于硬件描述語言（ VHDL）的數(shù)字時鐘設(shè)計，天津理工大學(xué)學(xué)報， 2021，第 23 卷 第 4 期， 4041 [2]． 廖日坤， CPLD/FPGA 嵌入式應(yīng)用開發(fā)技術(shù)白金手冊，中國電力出版社， 2021，212218。例如按鍵太多，操作起來沒那么的方便等等。在 Verilog HDL語言的學(xué)習(xí)上還存在一些問題，沒有深入的學(xué)習(xí)，對于有些語法錯誤，還需要仔細(xì)的查找。鬧鐘報時中，如果鬧鐘時間到就會鬧鈴 1分鐘，考慮到實際生活中，鬧鐘都是可以手動關(guān)閉的，于是設(shè)定了一個鬧鐘開關(guān)鍵，為了減少系統(tǒng)硬件 的繁雜，當(dāng)系統(tǒng)時間到達(dá)鬧鈴時間和整點報時的時間，蜂鳴器才會響起。這說明在編寫程序時候要充分了解各芯片內(nèi)容資料，減少編寫小錯誤引起對整個程序造成的影響。 （ 4） 鍵盤調(diào)整時間程序中，出現(xiàn)了無法正常調(diào)時情況，按鍵盤后，時間信息沒有改變 或者改變過多 。最終發(fā)現(xiàn)是分頻程序中沒有正確的對時鐘脈沖信號進(jìn)行正確的分頻 。通過查找書本 ，修改 輸出引腳 ，解決了這個問題。結(jié)果發(fā)現(xiàn)硬件電路連接正確，問題出現(xiàn)在 引腳設(shè)置的 方面。 （ 2）顯示模塊正確調(diào)試之后，進(jìn)行時鐘系統(tǒng)的調(diào)試過程中，出現(xiàn)時間信息并沒有顯示在屏幕上，而在對應(yīng)時間信息的位置上顯示的是 “”。調(diào)試過程中出現(xiàn)了一些問題，并一一解決： （ 1）在進(jìn)行系統(tǒng)聯(lián) 機(jī)調(diào)試時，要注意電源是否接通， PC 機(jī)的接口和核心板上的JTAG 下載口是否連接正確。（由于圖片限制校時狀態(tài)下和鬧鐘設(shè)定類似不予以截圖。顯示結(jié)果為時、分、秒 ，其中秒鐘可以正常走動 。此模塊調(diào)試結(jié)果如圖 41 所示： 圖 顯示模塊調(diào)試圖 （ 2）時間系統(tǒng)模塊調(diào)試 確定系統(tǒng)顯示成功后，進(jìn)行時間系統(tǒng)的調(diào)試。 （ 1）顯示模塊調(diào)試 本系統(tǒng)功能完整運行離不開正確顯示，所以顯示模塊的實現(xiàn)非常重要，在聯(lián)機(jī)調(diào)試第一步就要確定系統(tǒng)的顯示是否能夠正常運行。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過上圖 可以知道，整個設(shè)計值用了 383 個邏輯單元，占用很少的資源。每完成一個模塊就與前一個已完成的模塊結(jié)合起來調(diào)試，直至實現(xiàn)相應(yīng)功能，再編寫下一模塊程序。 引腳分布 如下 表 51： 表 51 引腳分布圖 ： 信號 引腳 說明 信號 引腳 說明 seg[0] 169 數(shù)碼管斷信號選擇 dig[0] 160 數(shù)碼管片選信號控制 seg[1] 170 dig[1] 159 seg[2] 167 dig[2] 162 seg[3] 168 dig[3] 161 seg[4] 165 dig[4] 215 seg[5] 166 dig[5] 216 seg[6] 163 dig[6] 213 seg[7] 164 dig[7] 214 key[0] 121 秒加 1 控制 clk 28 時鐘信號 key[1] 122 分加 1 控制 Beep 175 蜂鳴器信號 key[2] 123 時加 1 控制 key[3] 124 鬧鐘控制 key[4] 143 時間校準(zhǔn)控制 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 31 軟件調(diào)試 在確定好硬件系統(tǒng)正確之后，我對本設(shè)計進(jìn)行分模塊的軟件調(diào)試。 基于 FPGA的數(shù)字時鐘設(shè)計 30 第五章 系統(tǒng)調(diào)試及運行結(jié)果分析 硬件調(diào)試 在軟件聯(lián)機(jī)調(diào)試之前，首先要確定硬件是否完全正確。hff。d2)amp。hff。hbf。 //顯示 9 439。h9:seg_r = 839。h80。 //顯示 7 439。h7:seg_r = 839。h82。 //顯示 5 439。h5:seg_r = 839。h99。 //顯示 3 439。h3:seg_r = 839。ha4。 //顯示 1 439。h1:seg_r = 839。hc0。 //選擇第八個數(shù)碼管顯示 endcase end //數(shù)碼管顯示 always (posedge clk) begin case(disp_dat) 439。d7:dig_r = 839。b10111111。 //選擇第六個數(shù)碼管顯示 339。d5:dig_r = 839。b11101111。 //選擇第四個數(shù)碼管顯示 339。d3:dig_r = 839。b11111011。 //選擇第二個數(shù)碼 管顯示 339。d1:dig_r = 839。b11111110。 //顯示 endcase //數(shù)碼管選擇 case(count1[3:1]) //選擇數(shù)碼管顯示位 339。 //時十位 default:disp_dat = 439。 //時個位 439。 //顯示 439。d13:disp_dat = 439。d12:disp_dat = hour[15:12]。d11:disp_dat = hour[11:8]。ha。 //秒十位 439。 //秒個位 439。 //時十位 439。 //時個位 439。 //顯示 439。d5:disp_dat = 439。d4:disp_dat = clktime[15:12]。d3:disp_dat = clktime[11:8]。ha。 //秒十位 439。 //秒個位 439。 圖 顯示模塊 圖 顯示模塊實現(xiàn) //數(shù)碼管顯示內(nèi)容 基于 FPGA的數(shù)字時鐘設(shè)計 28 always (posedge clk) begin case({keyen[0],count1[3:1]}) //選擇掃描顯示數(shù)據(jù) 439。 下面輸入的端口為鬧鐘設(shè)定鍵被按下，七段數(shù)碼管會顯示鬧鐘設(shè)定情況下數(shù)碼管所對應(yīng)的數(shù)字。 在此設(shè)計中占非常重要的地位，它是確保時間能直觀呈現(xiàn)的橋梁。 end 蜂鳴器模塊仿真 功能仿真，記錄波形圖： 圖 蜂鳴器 模塊仿真圖 通過上圖可以看出來，當(dāng) hour 與 clktime 相等時，鬧鈴被觸發(fā)，經(jīng)過一段時間后，鬧鈴?fù)Ｖ构ぷ?，設(shè)計滿足要求。 clktime_en = 139。 //鬧鈴響起后，需要手動關(guān)閉鬧鈴 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 27 else if ((clktime[23:0] = hour[23:0])amp。 end //鬧鈴使能控制 always (posedge clk) begin if (!keyen[0]) //判斷鬧鈴是否有取消 clktime_en = 139。 //其他情況不出聲 endcase end else beep_count_end = 1639。 //高音 7 的分頻系數(shù)值 default:beep_count_end = 1639。h8:beep_count_end = 1639。h2,439。 //其他情況無聲 endcase else if (!clktime_en) begin case(count1[8:5]) //鬧鐘嘀嘀嘀聲內(nèi)容 439。 //中音 4 的分頻系數(shù)值 default:beep_count_end = 1639。h8:beep_count_end = 1639。h6a88。 //中音 5 的分頻系數(shù)值 439。h6:beep_count_end = 1639。hb327。 //中音 1 的分頻系數(shù)值 439。h3:beep_count_end = 1639。h7794。 //中音 4 的分頻系數(shù)值 439。h1:beep_count_end = 1639。h6a88。 //取反輸出信號 end end always (posedge clk) begin if (!beepen) case(hour[3:0]) //整點報時音樂內(nèi)容 439。h0。(!(beep_count_end == 1639。 //計數(shù)器加 1 if((beep_count == beep_count_end)amp。 模塊框圖如下 圖 ： 基于 FPGA的數(shù)字時鐘設(shè)計 26 蜂鳴器模塊實現(xiàn) //蜂鳴器的計數(shù)定時器 always(posedge clk) begin beep_count = beep_count + 139。當(dāng)鬧鈴設(shè)置為整點是，會先進(jìn)行整點報 時，然后進(jìn)入鬧鈴。整點報時的時候，播放音樂， 10 秒音樂播報完后停止整點報時。 圖 鬧鐘控制鍵功能 圖 鬧鐘設(shè)定模塊仿真 圖 鬧鐘 模塊仿真圖 通過按鍵 key 進(jìn)行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計要求。 正常情況下，鬧鈴時間到會進(jìn)行為時 1 分鐘的蜂鳴報時，可以通過按下鬧鐘按鍵 key[3]使其停止。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計 (論文 ) 25 鬧鐘模塊實現(xiàn) 鬧鐘模塊設(shè)計 本設(shè)計中，判斷鬧鈴時間到，是通過判定時鐘系統(tǒng)實時時間的時鐘與分鐘是否分別等于設(shè)定的鬧鈴時間的時鐘、分鐘、秒鐘。因此改變 key 的值，觀察仿真結(jié)果是否正確。 //定時按鍵轉(zhuǎn)換乒乓按鍵 End 按鍵模塊 去 抖 仿真 對于按鍵 去抖動 仿真，同樣才用功能仿真方式，這里不再重復(fù)設(shè)置與操作，如同上面的分頻模塊進(jìn)行設(shè)置并進(jìn)行仿真。 //連續(xù)賦值 end always (negedge key_done[4]) begin keyen[1] = ~keyen[1]。 dout2 = dout1。 assign key_done = key|dout3。 圖 按鍵 模塊仿真圖 通過按鍵 key 進(jìn)行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設(shè)計要求。 按鍵處理模塊實現(xiàn) 按鍵處理 模塊描述 框圖如下 圖 ： 圖 按鍵控制功能圖 模塊講計時部分和時 間調(diào)整部分整合到一起，正常態(tài)的時候，時間正常運行，當(dāng)key[5]被按下時，進(jìn)入時間校準(zhǔn)，可以通過 key[2:0]三個鍵，分別對秒，分，時進(jìn)行加 1操作，從而進(jìn)行時間校準(zhǔn)。當(dāng) hour 的時間為 235959 是，下一個計數(shù)器的值為 000000,hour 寄存器歸零，相當(dāng)于半夜 0 點的時刻。h0。 //時十位加一 end if(hour[23:16] = 839。 hour[23:20] = hour[23:20] + 139。ha) //加到 10，復(fù)位 begin hour[19:16] = 439。b1。h0。 //分十位加一 if(hour[15:12] = 439。 hour[15:12] = hour[15:12] + 139。ha) //加到 10，復(fù)位 begin hour[11:8] = 439。b1。h0。 // 秒的十位加一 if(hour[7:4] = 439。 hour[7:4] = hour[7:4] + 139。ha) //加到 10，復(fù)位 begin hour[3:0] = 439。b1。從功能上講分別為模 60 計數(shù)器，模 60 計數(shù)器和模 24 計數(shù)器。以此類推，當(dāng)分十位 hour[15,12]為 5 和分個位為 9 時（即 59 分），時個位加 1,與此同時分個位 hour[19,16]和分十位都清零。當(dāng) clk 脈沖過來時，秒個位 hour[3,0]便開始加 1，當(dāng)加到 9 時，秒十位 加 1，與此同時秒個位清零，繼續(xù)加 1。所以， sec 信號的頻率為 1Hz，滿足設(shè)計要求。 //置位秒標(biāo)志 en