【正文】 4． 由于 本 次試驗是基于 FPGA 器件實現(xiàn)的，器件的編程信息存放在 RAM 中，斷電易丟失 ，所以此問題可以增加外配存儲器來解決。經(jīng)過檢查發(fā)現(xiàn) 導(dǎo)線與接口接觸不良，導(dǎo)致以上現(xiàn)象，經(jīng)過調(diào)整，一切顯示正常。 在實驗中遇到的問題： 1．將程序編寫完成后，進(jìn)行編譯時發(fā)生錯誤，進(jìn)行檢查發(fā)現(xiàn)錯誤并改正后編譯成功。 此次的數(shù)字鐘設(shè)計重點在于報時模塊的代碼編寫。 在設(shè)計電路中，往往是先仿真后連接實物圖，但有時仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計的層面以及與上 下模塊接口的設(shè)計。學(xué)會了利用 MAX+PlusII 和 DXP 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 17 結(jié) 論 將設(shè)計程序下砸到實驗箱 上運行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，時、分、秒能夠正常計數(shù)并且能夠由控制鍵分別設(shè)置，整點報時弄能正常。28(sel0)、 29(sel1)、 30(sel2)分別接SN74LS138N譯碼器的 1(A)、 2(B)、 3(C)引腳 ， 用于控制數(shù)碼管的位選 。44 引腳接分設(shè)置按鈕 (MINSET),用于分設(shè)置 。2 2 23 引腳分別 接指示燈 lamp0、 lamplamp2， 用于燈光指示 。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 15 圖 42 器件編程選擇對話框 硬件電路連接 圖 43 引腳連接示意圖 基于 FPGA 的數(shù)字時鐘設(shè)計 16 編程下載成功后單擊軟件中的“ MAX+plus II” — “ Floorplan Editor”查看引腳連接示意圖 ,如圖 43，根據(jù)引腳圖連接各硬件。 圖 41 接口設(shè)置對話框 器件編程的下載 接口設(shè)置成功以后，單擊“ JIAG” — “ MultiDevice JIAG Chain Setup”進(jìn)入器件編程選擇對話框，如圖 42，此時點擊“ Select Programming File” 找到文件名為“ ”的 編程 文件并 按“ ADD” 添加 到列表 后 點擊 “ OK” 退出對話框 ，完成設(shè)置 。 圖 312 整點報時模塊仿真圖 基于 FPGA 的數(shù)字時鐘設(shè)計 14 第 4 章 數(shù)字 時鐘的設(shè)計實現(xiàn) 數(shù)字時鐘的硬件設(shè)計過程 (1) 開發(fā) 環(huán)境 的打開 單擊“開始” — “所有程序” — “ MAX+plus II BASELINE” —“MAX+plus II BASELINE” (2) 建立文件 單擊“ MAX+plus II” — “ Gnaphic Editor”來建立新的文件， 輸入各模塊原理圖、引腳、原件，定義后連接原理圖和原件以及引腳，單擊“保存” — “編譯”進(jìn)行文件的編譯錯誤檢查。 由此可以看出在 dain 為零時，分鐘即為零。而 count 開始啟動計數(shù)，在 時 ,報時 speak開始報警， lamp 閃爍顯示 。 整點報時模塊 的仿真 實現(xiàn) clk 為脈沖輸入信號， lamp 表示報警燈的信號顯示， speak 表示蜂鳴器報警信號顯示。 end process。 沒到整點時，無聲光報時輸出 end if。 count(0)=39。 整點光報時，可接黃色發(fā)光二極管 end if。 整點光報時，可接紅色發(fā)光二極管 elsif(count=10)then lamp=010。 end if。)then if(dain=0000000)then “ 0000000”（“零分”）時 ，即為整點 if(count10)then count=01。event and clk=39。 定義內(nèi)部計數(shù)節(jié)點 begin process(clk) begin speak=count(0)and clk。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 13 整點光報時輸出，可外接紅、藍(lán)、黃三個發(fā)光二極管 end entity bsmk。 分鐘模塊計數(shù)輸入 speak:out std_logic。 entity bsmk is port(clk:in std_logic。 use 。 如上所述功能實現(xiàn) 。 end behave。 end case。 when1001=led7s=1111011。 基于 FPGA 的數(shù)字時鐘設(shè)計 12 when0111=led7s=1110000。 when0101=led7s=1011011。 when0011=led7s=1111001。 when0001=led7s=0110000。 end entity decl7s。 entity decl7s is port(num:in std_logic_vector(3 downto 0)。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 11 圖 38 動態(tài)顯示掃描模塊頂層設(shè)計原理圖 段碼譯碼模塊設(shè)計 圖 39 段碼譯碼頂層設(shè)計原理圖 段碼譯碼模塊 VHDL 程序 library ieee。 dp 也隨著信號的變化和時間的變化控制時鐘點的閃爍。 end behave。 “ 101”時選擇“時的各位”計數(shù)值顯示，點不亮 end case。dp=39。 “ 100”時選擇“時的各位”計數(shù)值顯示，點亮 when others=daout(3 downto 2)=00。dp=39。039。daout(2 downto 0)=min(6 downto 4)。 “ 010”時選擇“分的各位”計數(shù)值顯示，點亮 when011=daout(3)=39。dp=39。039。daout(2 downto 0)=sec(6 downto 4)。 “ 000”時選擇“秒的各位”計數(shù)值顯示，點不亮 when001=daout(3)=39。dp=39。 end if。 else count=count+1。139。 process(clk1) begin if(clk139。 基于 FPGA 的數(shù)字時鐘設(shè)計 10 architecture behave of selmk is signal count:std_logic_vector(2 downto 0)。 時、分、秒間的間隔“點”輸出 sel:out std_logic_vector(2 downto 0))。 6 位二進(jìn)制數(shù)表示的小時計數(shù)輸入 daout:out std_logic_vector(3 downto 0)。 動態(tài)掃描輸入脈沖 sec,min:in std_logic_vector(6 downto 0)。 use 。 use 。 如上所述功能實現(xiàn)。 信息與控制工程學(xué)院硬件課程設(shè)計說明書 9 時模塊的 仿真實現(xiàn) 由圖 36 可以看出，當(dāng) clk 輸入脈沖信號時，動 態(tài) 掃描控制模塊 daout和 count開始啟動計數(shù)。 END PROCESS。 小時計數(shù)已到“ 23”時，計數(shù)值回零“ 000000”（零時） END IF。 ELSIF(count1623)THEN count=count+1。 小時各位到“ 9”后，計數(shù)沒到 “ 23”，則加“ 7”變?yōu)椤?0”，同時向十位進(jìn)位 ELSE count=000000。139。 PROCESS(clk) BEGIN IF(clk39。 ARCHITECTURE behave OF hour IS SIGNAL count:STD_LOGIC_VECTOR(5 DOW