【正文】 此次的數(shù)字鐘設計重點在于報時模塊的代碼編寫。學會了利用 MAX+PlusII 和 DXP 軟件進行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。28(sel0)、 29(sel1)、 30(sel2)分別接SN74LS138N譯碼器的 1(A)、 2(B)、 3(C)引腳 ， 用于控制數(shù)碼管的位選 。2 2 23 引腳分別 接指示燈 lamp0、 lamplamp2， 用于燈光指示 。 圖 41 接口設置對話框 器件編程的下載 接口設置成功以后，單擊“ JIAG” — “ MultiDevice JIAG Chain Setup”進入器件編程選擇對話框，如圖 42，此時點擊“ Select Programming File” 找到文件名為“ ”的 編程 文件并 按“ ADD” 添加 到列表 后 點擊 “ OK” 退出對話框 ，完成設置 。 由此可以看出在 dain 為零時，分鐘即為零。 整點報時模塊 的仿真 實現(xiàn) clk 為脈沖輸入信號， lamp 表示報警燈的信號顯示， speak 表示蜂鳴器報警信號顯示。 沒到整點時，無聲光報時輸出 end if。 整點光報時，可接黃色發(fā)光二極管 end if。 end if。event and clk=39。 信息與控制工程學院硬件課程設計說明書 13 整點光報時輸出，可外接紅、藍、黃三個發(fā)光二極管 end entity bsmk。 entity bsmk is port(clk:in std_logic。 如上所述功能實現(xiàn) 。 end case。 基于 FPGA 的數(shù)字時鐘設計 12 when0111=led7s=1110000。 when0011=led7s=1111001。 end entity decl7s。 信息與控制工程學院硬件課程設計說明書 11 圖 38 動態(tài)顯示掃描模塊頂層設計原理圖 段碼譯碼模塊設計 圖 39 段碼譯碼頂層設計原理圖 段碼譯碼模塊 VHDL 程序 library ieee。 end behave。dp=39。dp=39。daout(2 downto 0)=min(6 downto 4)。dp=39。daout(2 downto 0)=sec(6 downto 4)。dp=39。 else count=count+1。 process(clk1) begin if(clk139。 時、分、秒間的間隔“點”輸出 sel:out std_logic_vector(2 downto 0))。 動態(tài)掃描輸入脈沖 sec,min:in std_logic_vector(6 downto 0)。 use 。 信息與控制工程學院硬件課程設計說明書 9 時模塊的 仿真實現(xiàn) 由圖 36 可以看出，當 clk 輸入脈沖信號時，動 態(tài) 掃描控制模塊 daout和 count開始啟動計數(shù)。 小時計數(shù)已到“ 23”時，計數(shù)值回零“ 000000”（零時） END IF。 小時各位到“ 9”后，計數(shù)沒到 “ 23”，則加“ 7”變?yōu)椤?0”，同時向十位進位 ELSE count=000000。 PROCESS(clk) BEGIN IF(clk39。 daout:OUT STD_LOGIC_VECTOR(5 DOWNTO 0))。 圖 34 分模塊仿真圖 時模塊設計 圖 35 時模塊頂層設計 原理圖 基于 FPGA 的數(shù)字時鐘設計 8 時模塊 VHDL 程序 LIBRARY ieee。在 ，將 hour_set 設置為高電平，此時 enhour產(chǎn)生與 clk1相同的頻率信號。 END IF。 ELSE count=count+1。139。 60 分鐘到和調(diào)時鍵均向小時模塊產(chǎn)生進位脈沖 PROCESS(clk) BEGIN IF(clk39。 enhour1 為 60 分鐘產(chǎn)生的進位。 enhour 為分鐘模塊的進位輸出 daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 use 。當 時，清零 reset 設置為低電平，此刻 daout 和 count 都將清零，當 時reset恢復為高電平， daout和 coutn兩者重新開始計數(shù)。 end process。 秒個位沒計到“ 9”時，秒計數(shù) 值加“ 1” enmin1=39。 秒模塊的 60 秒進位輸出 enmin 置“ 1”，向分模塊產(chǎn)生進位 count=0000000。event and clk=39。 60 秒鐘到和調(diào)分鍵均向分模塊產(chǎn)生進位脈沖 process(clk,reset,min_set) begin if(reset=39。 定義內(nèi)部計數(shù)節(jié)點， 60 循環(huán)計數(shù) signal enmin1,enmin2:std_logic。clk 為 1Hz 的秒脈沖輸入信號， reset 為秒清零（復位）信號 min_set 為分鐘調(diào)整 enmin:out std_logic。 圖 21 頂層電路設計原理圖 基于 FPGA 的數(shù)字時鐘設計 4 第 3 章 數(shù)字時鐘的底層模塊設計 秒模塊設計 圖 31 秒模塊頂層設計原理圖 秒模塊 VHDL 程序 library ieee。 段碼譯碼模塊是將 動態(tài) 掃描模 塊輸出的 BCD碼轉(zhuǎn)換成驅(qū)動數(shù)碼管所需要的信號。 分計數(shù)到 60 時的進位輸出信號 enhour1 和時調(diào)整輸入信號 hourset，經(jīng)或 關(guān)系 后接時脈沖輸入端 clk。 reset 為秒清零； enmin 為分鐘進位，每 60 秒產(chǎn)生一個高電平的信號，作為分模塊的時鐘輸信息與控制工程學院硬件課程設計說明書 3 入； clk 為秒模塊的時鐘輸入，接 1Hz 脈沖信號； min_set 為分鐘設置，低電平是不影響秒模塊工作，當它為高電平時， enmin信號會隨之產(chǎn)生一個和 clk頻率相同的信號，達到調(diào)整分鐘的目的。 數(shù)字鐘電路原理圖見附錄 。 圖 11 MAX+PlusII工具環(huán)境 基于 FPGA 的數(shù)字時鐘設計 2 第 2 章 數(shù)字時鐘的設計方案及 FPGA 的頂層設計 數(shù)字鐘整體設計方案 數(shù)字鐘的功能 1）以 24 小時制顯示時、分、秒計數(shù)； 2）時間清零，時設置，分設置功 能； 3）整點報時功能。蜂鳴器和發(fā)光二極管用 于產(chǎn)生整點時的聲光報時信號。 利用 Altera 可編程邏輯器件開發(fā)實驗系統(tǒng)進行設計。16 結(jié) 論 9 動態(tài)顯示掃描模塊設計 7 時模塊設計 5 分模塊設計 4 秒模塊設計 1 第 2 章 數(shù)字時鐘的設計方案及 FPGA 的頂層設計 五、指導教師評語及學生成績 指導教師評語 : 年 月 日 成績 指導教師 (簽字 ): 基于 FPGA 的數(shù)字時鐘設計 II 目 錄 硬件 課程設計任務書 可擴展其它功能。 信息與控制工程學院 硬件 課程設計說明書 基于 FPGA 的數(shù)字時鐘設計 學生學號： 學生姓名： 專業(yè)班級：