【正文】 位，如圖 420 所示。由于在 節(jié)中將雙精度系數轉換為定點數時乘以 1024，所以這里需要將濾波器結果除以 1024，即截掉低 10 位，如圖 424 所示。 各模塊的連接 將上述所有模塊拖入新建模型后，修改設置參數，最后進行連線。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 結論 本次基于 FPGA的 FIR數字低通濾波器的設計最終能實現對通過濾波器的高頻信號的濾除，在這一設計過程中加深自己對于 FPGA 技術以及 DSP 數字信號處理的知識的了解，有著很大的幫助。 同時本文也闡明了個別模塊的參數設置調整，以及其對于濾波器的作用。按照直接數字頻率合成 (DDS)原理，在 FPGA 內部產生兩個不同頻率正弦波的疊加信號作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內部信號。 從本次完成設計的過程中，我也發(fā)現了自身能力上的許多不足。對于我今后的學習或者是工作一定會有很大的幫助。 本設計將 FPGA 技術與 FIR 低通濾波器相結合，最終通過 FPGA 實現了 FIR低通濾波器的作用。 在今后新的征程中，無論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責任、懷抱著期望和夢想，堅定、自信地走下去。 Wp=*pi。 n=0:1:N1。 w_ham=(hamming(N))39。 T1=。 Hrs=[1,1,T1,zeros(1,15),T1,1,1]。k2=(floor(N1)/2+1):(N1)。 freqz(h,1)。輸入端口 clk:in std_logic。 clk:in std_logic。 clk:in std_logic。 clk: in std_logic。 signal a0,a1,a2,a3,a4,a5,a6,a7,b0,b1,b2,b3,b4,b5,b6,b7: std_logic_vector (7 downto 0)。 u2:preadd port map(a0=a0,a1=a1,a2=a2,a3=a3,a4=a4,a5=a5,a6=a6, a7=a7,b0=b0,b1=b1,b2=b2,b3=b3,b4=b4,b5=b5,b6=b6,b7=b7,clk=c lk,y0=y0,y1=y1,y2=y2,y3=y3,y4=y4,y5=y5,y6=y6,y7=y7)。 end arc。 u4:shiftad port map(z0=z0,z1=z1,z2=z2,z3=z3,z4=z4,z5=z5,z6=z6, z7=z7,clk=clk,y=s)。 signal z0,z1,z2,z3,z4,z5,z6,z7:std_logic_vector(12 downto 0)。 end ponent。 end ponent。 end ponent。十六位輸出 end filter。FIR 文件 Use 。 H=Hrs.*exp(j*angH)。Wd=[0,1]。 n=0:(N1)。 freqz(hn,1)。 Wc=(Ws+Wp)/2。 B=WsWp。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器測試模型圖 附錄 3 FPGA 定點數轉換程序 a=[ ]。 在此向幫助和指導過我的各位老師 及同學 表示最 誠摯 的感謝！ 同時也要 感謝這篇論文所涉及到的各位學者。在幾個月的學習和研究中，起初對 FPGA 一無所知，對設計所需要使用到的幾款軟件更是一籌莫展，后來在大力會老師的幫助和指導下，我閱讀了大量的資料和書籍，最終對其有了初步的認識與了解。 從選題到設計到最后的完成報告，期間的過程是漫長的，我也受益匪淺。再利用 Quartus II 軟件進行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。 在仿真結束后，我也對硬件可能的實施做了一定的研究。同時也考慮到了兩者不兼容之處，通過合理的轉換加以處理。 從示波器仿真顯示的結果中，可以觀察到 5MHz 的高頻信號通過 FIR 低通濾波器后被濾除。仿真結束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動比例顯示波形。 圖 430 FIR 濾波器模型 第 5 章 Simulink 仿真 完成模型設計之后，在 Simulink 環(huán)境下對模型進行仿真，檢驗設計結果是否正確。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫中的 Signal Compiler 模塊， 圖 427 Signal Compiler 模塊 采用默認參數設置。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 （ 2）加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫中的 Add 模塊， 圖 Add 模塊 采用默認參數設置。 圖 412 Parallel Adder Subtractor 模塊參數設置 將各模塊進行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng)，如圖 413 所示。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構建 FIR 數字濾波器。所以需要將 Simulink 中雙精度浮 點數轉換成 FPGA 中的定點數。 圖 43 濾波器設計圖 FPGA 定點數的確定 濾波器設計完全后，首先導出以雙精度形式給出的濾波器系數，而根據 DSP Builder 設計規(guī)則中的位寬設計規(guī)則，雙精度數對 FPGA 是不可行的，所以需要將雙精度浮點數轉換成 FPGA 中的定點數。 第 4 章 基于 FPGA 的 FIR 低通濾波器設計 設計方案 圖 41 濾波器設計流程圖 FIR 低通濾波器參數為：系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool 濾波器設計 MATLAB 集成了一套功能強大的濾波器設計工具 FDATool，可以完成多種濾波器的設計、分析和性能評估。時鐘域可以在 DSP Builder 的模塊資源中進行設定。 （ 2） 頻率設計規(guī)則 如果設計中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設計規(guī)則將Simulink 設計轉換成硬件設計，在 DSP Builder 中，所有的時許模塊（如 Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。 對于硬件電路設計， Simulink 信號必須轉換成與硬件結構相對應的總線格式。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與 VHDL 綜合、仿真和 Altera 開發(fā)工具整合在一起，實現了這些工具的集成。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復雜度不斷增加的 應用要求，通過并行方式提供極高性能的信號處理能力。 對系數進行量化后，還需要選取運算結構，不同的結構所需的存儲器及乘法器資源是不同的，前者影響復雜度，后者影響運算速度。前者采用的 是無限精度，后者采用的是雙精度浮點數。 FPGA內部包括了上述的所有器件，因而成為實現 DSP 的理想選擇。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數目表示。此時一個路徑的長度正比于它的計算時間。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。 由于 DSP 與其他通用計算機技術互相區(qū)別的兩個重要特性是實時流量要求和數據驅動特性。本文主要采用模塊法。 鑒于 IIR 數字濾波器最大缺 點：不易做成線性相位，而現代圖像、語聲、數據通信對線性相位的要求是普遍的。 數字濾波器的分類 數字濾波器有低通、高通、帶通、帶阻和全通等類型。數字濾波器在 語言信號處理 、圖像信號處理、醫(yī)學生物信號處理以及其他應用領域都得到了廣泛應用。應用數字濾 波器處理模擬信號時，首先須對輸入模擬信號進行限帶、抽樣和模數轉換。數字濾波器的功能是對輸入離散信號的數字代碼進行運算處理，以達到改變信號頻譜的目的。還可以與 MATLAB 和 DSP Builder 結合，進行基于 FPGA 的 DSP 系統(tǒng)開發(fā)；使用內嵌的 SOPC Builder 設計工具，配合 Nios II