【正文】 位，如圖 420 所示。由于在 節(jié)中將雙精度系數(shù)轉(zhuǎn)換為定點(diǎn)數(shù)時(shí)乘以 1024，所以這里需要將濾波器結(jié)果除以 1024，即截掉低 10 位，如圖 424 所示。 各模塊的連接 將上述所有模塊拖入新建模型后，修改設(shè)置參數(shù)，最后進(jìn)行連線。 示波器模塊顯示 仿真前，雙擊示波器模塊，彈出示波器顯示窗口。阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB，阻帶最小衰減 Astop 為 30dB。 結(jié)論 本次基于 FPGA的 FIR數(shù)字低通濾波器的設(shè)計(jì)最終能實(shí)現(xiàn)對(duì)通過(guò)濾波器的高頻信號(hào)的濾除，在這一設(shè)計(jì)過(guò)程中加深自己對(duì)于 FPGA 技術(shù)以及 DSP 數(shù)字信號(hào)處理的知識(shí)的了解，有著很大的幫助。 同時(shí)本文也闡明了個(gè)別模塊的參數(shù)設(shè)置調(diào)整，以及其對(duì)于濾波器的作用。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內(nèi)部產(chǎn)生兩個(gè)不同頻率正弦波的疊加信號(hào)作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內(nèi)部信號(hào)。 從本次完成設(shè)計(jì)的過(guò)程中，我也發(fā)現(xiàn)了自身能力上的許多不足。對(duì)于我今后的學(xué)習(xí)或者是工作一定會(huì)有很大的幫助。 本設(shè)計(jì)將 FPGA 技術(shù)與 FIR 低通濾波器相結(jié)合，最終通過(guò) FPGA 實(shí)現(xiàn)了 FIR低通濾波器的作用。 在今后新的征程中，無(wú)論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責(zé)任、懷抱著期望和夢(mèng)想，堅(jiān)定、自信地走下去。 Wp=*pi。 n=0:1:N1。 w_ham=(hamming(N))39。 T1=。 Hrs=[1,1,T1,zeros(1,15),T1,1,1]。k2=(floor(N1)/2+1):(N1)。 freqz(h,1)。輸入端口 clk:in std_logic。 clk:in std_logic。 clk:in std_logic。 clk: in std_logic。 signal a0,a1,a2,a3,a4,a5,a6,a7,b0,b1,b2,b3,b4,b5,b6,b7: std_logic_vector (7 downto 0)。 u2:preadd port map(a0=a0,a1=a1,a2=a2,a3=a3,a4=a4,a5=a5,a6=a6, a7=a7,b0=b0,b1=b1,b2=b2,b3=b3,b4=b4,b5=b5,b6=b6,b7=b7,clk=c lk,y0=y0,y1=y1,y2=y2,y3=y3,y4=y4,y5=y5,y6=y6,y7=y7)。 end arc。 u4:shiftad port map(z0=z0,z1=z1,z2=z2,z3=z3,z4=z4,z5=z5,z6=z6, z7=z7,clk=clk,y=s)。 signal z0,z1,z2,z3,z4,z5,z6,z7:std_logic_vector(12 downto 0)。 end ponent。 end ponent。 end ponent。十六位輸出 end filter。FIR 文件 Use 。 H=Hrs.*exp(j*angH)。Wd=[0,1]。 n=0:(N1)。 freqz(hn,1)。 Wc=(Ws+Wp)/2。 B=WsWp。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器測(cè)試模型圖 附錄 3 FPGA 定點(diǎn)數(shù)轉(zhuǎn)換程序 a=[ ]。 在此向幫助和指導(dǎo)過(guò)我的各位老師 及同學(xué) 表示最 誠(chéng)摯 的感謝！ 同時(shí)也要 感謝這篇論文所涉及到的各位學(xué)者。在幾個(gè)月的學(xué)習(xí)和研究中，起初對(duì) FPGA 一無(wú)所知，對(duì)設(shè)計(jì)所需要使用到的幾款軟件更是一籌莫展，后來(lái)在大力會(huì)老師的幫助和指導(dǎo)下，我閱讀了大量的資料和書籍，最終對(duì)其有了初步的認(rèn)識(shí)與了解。 從選題到設(shè)計(jì)到最后的完成報(bào)告，期間的過(guò)程是漫長(zhǎng)的，我也受益匪淺。再利用 Quartus II 軟件進(jìn)行引腳鎖定，全編譯生成下載文件并下載到 DE2 開(kāi)發(fā)板。 在仿真結(jié)束后，我也對(duì)硬件可能的實(shí)施做了一定的研究。同時(shí)也考慮到了兩者不兼容之處，通過(guò)合理的轉(zhuǎn)換加以處理。 從示波器仿真顯示的結(jié)果中，可以觀察到 5MHz 的高頻信號(hào)通過(guò) FIR 低通濾波器后被濾除。仿真結(jié)束后，雙擊示波器模塊，彈出示波器顯示窗口，單擊示波器工具條 Autoscale 按鈕，示波器按自動(dòng)比例顯示波形。 圖 430 FIR 濾波器模型 第 5 章 Simulink 仿真 完成模型設(shè)計(jì)之后，在 Simulink 環(huán)境下對(duì)模型進(jìn)行仿真，檢驗(yàn)設(shè)計(jì)結(jié)果是否正確。 （ 7）加入 Signal Compiler 模塊 添加 Altera DSP Builder Blockset 文件夾中， AltLab 庫(kù)中的 Signal Compiler 模塊， 圖 427 Signal Compiler 模塊 采用默認(rèn)參數(shù)設(shè)置。 （ 5）加入 Bus Conversion 模塊 添加 Altera DSP Builder Blockset 文件夾中， IOamp。 （ 2）加入 Add 模塊 添加 Simulink 文件夾中， Math Operations 庫(kù)中的 Add 模塊， 圖 Add 模塊 采用默認(rèn)參數(shù)設(shè)置。 圖 412 Parallel Adder Subtractor 模塊參數(shù)設(shè)置 將各模塊進(jìn)行連線，并選中所有模塊，創(chuàng)建乘加子系統(tǒng)，如圖 413 所示。利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波器。所以需要將 Simulink 中雙精度浮 點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 圖 43 濾波器設(shè)計(jì)圖 FPGA 定點(diǎn)數(shù)的確定 濾波器設(shè)計(jì)完全后，首先導(dǎo)出以雙精度形式給出的濾波器系數(shù)，而根據(jù) DSP Builder 設(shè)計(jì)規(guī)則中的位寬設(shè)計(jì)規(guī)則，雙精度數(shù)對(duì) FPGA 是不可行的，所以需要將雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 第 4 章 基于 FPGA 的 FIR 低通濾波器設(shè)計(jì) 設(shè)計(jì)方案 圖 41 濾波器設(shè)計(jì)流程圖 FIR 低通濾波器參數(shù)為：系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool 濾波器設(shè)計(jì) MATLAB 集成了一套功能強(qiáng)大的濾波器設(shè)計(jì)工具 FDATool，可以完成多種濾波器的設(shè)計(jì)、分析和性能評(píng)估。時(shí)鐘域可以在 DSP Builder 的模塊資源中進(jìn)行設(shè)定。 （ 2） 頻率設(shè)計(jì)規(guī)則 如果設(shè)計(jì)中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設(shè)計(jì)規(guī)則將Simulink 設(shè)計(jì)轉(zhuǎn)換成硬件設(shè)計(jì)，在 DSP Builder 中，所有的時(shí)許模塊（如 Delay模塊）都是以單一時(shí)鐘上升沿工作，這個(gè)時(shí)鐘頻率為整個(gè)系統(tǒng)的采樣頻率。 對(duì)于硬件電路設(shè)計(jì)， Simulink 信號(hào)必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對(duì)應(yīng)的總線格式。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲(chǔ)功能等基本操作。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系統(tǒng)級(jí)設(shè)計(jì)工具的算法開(kāi)發(fā)、仿真和驗(yàn)證功能與 VHDL 綜合、仿真和 Altera 開(kāi)發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。 FPGA 是具有極高并行度的信號(hào)處理引擎，能夠滿足算法復(fù)雜度不斷增加的 應(yīng)用要求，通過(guò)并行方式提供極高性能的信號(hào)處理能力。 對(duì)系數(shù)進(jìn)行量化后，還需要選取運(yùn)算結(jié)構(gòu)，不同的結(jié)構(gòu)所需的存儲(chǔ)器及乘法器資源是不同的，前者影響復(fù)雜度，后者影響運(yùn)算速度。前者采用的 是無(wú)限精度，后者采用的是雙精度浮點(diǎn)數(shù)。 FPGA內(nèi)部包括了上述的所有器件，因而成為實(shí)現(xiàn) DSP 的理想選擇。對(duì)于只包含組合邏輯的系統(tǒng)，等待時(shí)間通常按照絕對(duì)的時(shí)間單位或者門延遲的數(shù)目表示。此時(shí)一個(gè)路徑的長(zhǎng)度正比于它的計(jì)算時(shí)間。 在處理或計(jì)算中，全部算法執(zhí)行一次稱為一個(gè)迭代。 由于 DSP 與其他通用計(jì)算機(jī)技術(shù)互相區(qū)別的兩個(gè)重要特性是實(shí)時(shí)流量要求和數(shù)據(jù)驅(qū)動(dòng)特性。本文主要采用模塊法。 鑒于 IIR 數(shù)字濾波器最大缺 點(diǎn)：不易做成線性相位，而現(xiàn)代圖像、語(yǔ)聲、數(shù)據(jù)通信對(duì)線性相位的要求是普遍的。 數(shù)字濾波器的分類 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。數(shù)字濾波器在 語(yǔ)言信號(hào)處理 、圖像信號(hào)處理、醫(yī)學(xué)生物信號(hào)處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。應(yīng)用數(shù)字濾 波器處理模擬信號(hào)時(shí)，首先須對(duì)輸入模擬信號(hào)進(jìn)行限帶、抽樣和模數(shù)轉(zhuǎn)換。數(shù)字濾波器的功能是對(duì)輸入離散信號(hào)的數(shù)字代碼進(jìn)行運(yùn)算處理，以達(dá)到改變信號(hào)頻譜的目的。還可以與 MATLAB 和 DSP Builder 結(jié)合，進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開(kāi)發(fā)；使用內(nèi)嵌的 SOPC Builder 設(shè)計(jì)工具，配合 Nios II