【導讀】使用，屬于數(shù)字信號處理的基本模塊之一。在實踐中，往往要求對信。以同時到達這兩方面的要求。隨著可編程邏輯器件和FDA技術的發(fā)。靈活性，越來越多的電子工程師采用FPGA器件來實現(xiàn)FIR濾波器。首先根據(jù)濾波器指標，利用MATLAB工具箱濾波器設計工具設。計濾波器，然后根據(jù)實際需要將系數(shù)導出并量化。

　　

【正文】 可能的實施做了一定的研究。首先要將仿真中用到的 FIR 濾波器模型進行調整。按照直接數(shù)字頻率合成 (DDS)原理，在 FPGA 內部產生兩個不同頻率正弦波的疊加信號作為 FIR濾波器的輸入，并加入 SignalTap模塊采集 FPGA 內部信號。接著對新模型進行編譯，生成 Quartus II 項目。再利用 Quartus II 軟件進行引腳鎖定，全編譯生成下載文件并下載到 DE2 開發(fā)板。最后就可以利 用 SignalTap II Logic Analyzer 觀察 FPGA內部信號并驗證設計的正確性了。 從本次完成設計的過程中，我也發(fā)現(xiàn)了自身能力上的許多不足。首先是對于軟硬件的熟練掌握情況；其次是雖然本設計有很多優(yōu)勢，但在很多功能上依然有很大的發(fā)展空間；最后是有待提高創(chuàng)新思維的能力。 從選題到設計到最后的完成報告，期間的過程是漫長的，我也受益匪淺。整個設計使我主要對 FPGA 技術有了一個較為充分的學習與探究，以及對于其發(fā)展趨勢有了一個全方面的認識。對于我今后的學習或者是工作一定會有很大的幫助。 參考文獻 [1] 馬建國，孟憲元 . 電子設計自動化技術基礎 [M].北京：清華大學出版社 , 2020 [2] 孟憲元，錢偉康 . FPGA嵌入式系統(tǒng)設計 [M].北京：電子工業(yè)出版社 , 2020 [3] Michael . Verilog HDL 高級數(shù)字設計 [M].北京：電子工業(yè)出版社 , 2020 [4] 徐光輝，程東旭，黃如等 . 基于 FFGA的嵌入式開發(fā)和應用 [M].北京：電子 工業(yè)出版社 ，2020 [5] Steve Kilts. Advanced FPGA Design[M].New York： WileyIEEE Press, 2020 [6] ,. 超大規(guī)模集成電路設計基礎 — 系統(tǒng)與電路 [M].北京： 科學出版社， 1993 [7] 劉明彰 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].北京：國防出版社 , 2020 [8] 夏宇聞 . Verilog數(shù)字系統(tǒng)設計教程 [M].北京 ： 北京航空航天大學 出版社 , 2020 [9] Altera Corpoation， San Jose,CA. DSP Builder User Guide［ EB/OL］ ， 2020 [10] Altera Corpoation. Stratix Device［ EB/OL］ ， 2020 [11] 潘松， 黃繼業(yè)，王國棟 . 現(xiàn)代 DSP技術 [M].西安 ： 西安電子科技 大學出版社 ， 2020 [12] 任愛鋒，初秀琴，常存，孫肖子 . 基于 FPGA的嵌入式系統(tǒng)設計 [M].西安：西安電子科技大學 出版社 ， 2020 [13] 張志剛 . FPGA與 SOPC設計教程 — DE2實踐 [M].西安：西安電子科技大學出版社， 2020 [14] 程佩青 . 數(shù)字信號處理教程（第三版） [M].北京：清華大學出版社， 2020 [15] 褚振勇，翁木云 . FPGA設計及應用 [M].西安：西安電子科技大學 出版社， 2020 致謝 論文是在我致敬老師的悉心指導下逐步完成的。在幾個月的學習和研究中，起初對 FPGA 一無所知，對設計所需要使用到的幾款軟件更是一籌莫展，后來在大力會老師的幫助和指導下，我閱讀了大量的資料和書籍，最終對其有了初步的認識與了解。在逐步的努力下，我掌握了整個設計的基本框架與系統(tǒng)理論。 本設計將 FPGA 技術與 FIR 低通濾波器相結合，最終通過 FPGA 實現(xiàn)了 FIR低通濾波器的作用。從選題到初稿的修改再到定稿的完成，在此過程中遇到了很多障礙和難題，但在老師和同學的幫助下，都被一一攻破了 。 在此向幫助和指導過我的各位老師 及同學 表示最 誠摯 的感謝！ 同時也要 感謝這篇論文所涉及到的各位學者。本文引用了數(shù)位學者的研究文獻，如果沒有各位學者的研究成果的幫助和啟發(fā)，我將很難完成本篇論文的寫作。 在今后新的征程中，無論面臨多大的困難，我也將懷抱著 感激 、懷抱著情誼、懷抱著責任、懷抱著期望和夢想，堅定、自信地走下去。 最后，再次至上崇高的敬意和謝意。 附錄 附錄 1 FIR 濾波器仿真模型圖 附錄 2 FIR 濾波器測試模型圖 附錄 3 FPGA 定點數(shù)轉換程序 a=[ ]。 coe_low_pass=round(a*1024)； clear all。 Wp=*pi。 Ws=*pi。 B=WsWp。 N=ceil(*pi/B)+1。 n=0:1:N1。 a=(N1)/2。 Wc=(Ws+Wp)/2。 hd=sin(Wc*(na+eps))./(pi*(na+eps))。 w_ham=(hamming(N))39。 hn=hd.*w_ham。 freqz(hn,1)。 MATLAB 程序如下： N=21。 T1=。 a=(N1)/2。 n=0:(N1)。 wl=(2*pi*n/N)。 Hrs=[1,1,T1,zeros(1,15),T1,1,1]。 Hdr=[1,1,0,0]。Wd=[0,1]。 k1=0:floor((N1)/2)。k2=(floor(N1)/2+1):(N1)。 angH=[a*2*pi*k1/N,a*2*pi*k2/N]。 H=Hrs.*exp(j*angH)。 h=real(ifft(H,N))。 freqz(h,1)。 頂層文件的 VHDL 代碼如下： library ieee。FIR 文件 Use 。 entity filter is port(xin:in std_logic_vector(7 downto 0)。輸入端口 clk:in std_logic。 yout:out std_logic_vector(15 downto 0))。十六位輸出 end filter。 architecture arc of filter is ponent reg is port (xin: in std_logic_vector (23 downto 0)。 clk:in std_logic。 yout:out std_logic_vector(15 downto 0))。 end ponent。 ponent shiftadd is 移位相加 port(z0,z1,z2,z3,z4,z5,z6,z7:in std_logic_vector(12 downto 0)。 clk:in std_logic。 y:out std_logic_vector(23 downto 0))。 end ponent。 ponent shiftreg is 并行延時 port (xin: in std_logic_vector (7 downto 0) 。 clk: in std_logic。 a0,a1,a2,a3,a4,a5,a6,a7,b0,b1,b2,b3,b4,b5,b6,b7: buffer std_logic_vector (7 downto 0))。 end ponent。 signal s: std_logic_vector (23 downto 0)。 signal a0,a1,a2,a3,a4,a5,a6,a7,b0,b1,b2,b3,b4,b5,b6,b7: std_logic_vector (7 downto 0)。 signal y0, y1, y2, y3, y4, y5, y6, y7:std_logic_vector (7 downto 0)。 signal z0,z1,z2,z3,z4,z5,z6,z7:std_logic_vector(12 downto 0)。 begin u1:shiftreg port map(xin=xin,clk=clk,a0=a0,a1=a1, a2=a2,a3=a3,a4=a4,a5=a5,a6=a6,a7=a7,b0=b0,b1=b1,b2=b2,b3=b3,b4=b4,b5=b5,b6=b6,b7=b7)。 u2:preadd port map(a0=a0,a1=a1,a2=a2,a3=a3,a4=a4,a5=a5,a6=a6, a7=a7,b0=b0,b1=b1,b2=b2,b3=b3,b4=b4,b5=b5,b6=b6,b7=b7,clk=c lk,y0=y0,y1=y1,y2=y2,y3=y3,y4=y4,y5=y5,y6=y6,y7=y7)。 u3:firrom port map(y0=y0,y1=y1,y2=y2,y3=y3,y4=y4,y5=y5,y6=y6, y7=y7,clk=clk,z0=z0,z1=z1,z2=z2,z3=z3,z4=z4,z5=z5,z6=z6, z7=z7)。 u4:shiftad port map(z0=z0,z1=z1,z2=z2,z3=z3,z4=z4,z5=z5,z6=z6, z7=z7,clk=clk,y=s)。 u5:reg port map(xin=s,clk=clk,yout=yout)。 end