【文章內(nèi)容簡介】 P Builder 設計工具，與 MATLAB 相結合，利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構建 FIR 數(shù)字濾波器，并在 Simulink中實現(xiàn)仿真。 第 3 章 FPGA DSP 系統(tǒng)設計分析 DSP 的基本概念 數(shù)字信號處理 (DSP)技術的迅速發(fā)展，已經(jīng)廣泛應用于 3G 通信，網(wǎng)絡會議，多媒體系統(tǒng)，雷達聲納，醫(yī)學儀器，實時圖像識別以及民用電器等，而且所有這一切在功能實現(xiàn)，性能指標與成本方面都在不斷增加其要求。 數(shù)字信號處 理與模擬信號處理相比有許多優(yōu)點，如相對于溫度和工藝的變化，數(shù)字信號要比模擬信號更穩(wěn)健，在數(shù)字表示中可以改變信號的字長來更好的控制精度，與模擬信號中信號和噪聲同時被放大不同， DSP 技術可以在放大信號的同時將噪聲和干擾去除，數(shù)字信號還可以不帶誤差的被存儲和恢復，發(fā)送和接收，處理和操控。 由于 DSP 與其他通用計算機技術互相區(qū)別的兩個重要特性是實時流量要求和數(shù)據(jù)驅動特性。與通用計算機技術先在緩存器存儲數(shù)據(jù)再按批作業(yè)處理不同，DSP 的硬件實現(xiàn)應該首先滿足實時處理的流量約束的要求，從信號源周期地接受新的輸入采樣必須即時 進行處理。但是，一旦硬件達到所要求的采樣率，就沒有必要提高計算的執(zhí)行速度了。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務或計算，在這個意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時鐘要求的異步電路， DSP 算法由對一個無限時間序列重復地執(zhí)行相同代碼不終止的程序來描述。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。迭代周期是執(zhí)行算法的一個迭代要求的時間，它的倒數(shù)是迭代率。 DSP 系統(tǒng)根據(jù)每秒處理的采樣率，用采樣率來表征，也稱為流量。 在進行計算的組 合邏輯電路中，從輸入到輸出的最長路徑定義為關鍵通道。此時一個路徑的長度正比于它的計算時間。 DSP 系統(tǒng)通常是利用時序電路來實現(xiàn) 的，其中關鍵通道是由任何兩個寄存元件（或延遲元件）之間的最長路徑來定義的。關鍵通道的計算時間決定一個 DSP 系統(tǒng)的最小可處理的時鐘周期或最大的時鐘頻率。 等待時間定義為由系統(tǒng)接受相應的輸入到產(chǎn)生一個輸出之間的時間差。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數(shù)目表示。對于時序系統(tǒng)，等待時間通常按照時鐘周期數(shù)來表示。 DSP 系統(tǒng)的時鐘速率與它的采樣率一般是不相同的。 FPGA 實現(xiàn) DSP 的特點 要實現(xiàn)一個基本的數(shù)字信號處理系統(tǒng)，需要加法器，乘法器和存儲器。 FPGA內(nèi)部包括了上述的所有器件，因而成為實現(xiàn) DSP 的理想選擇。 要采用 FPGA 實現(xiàn) DSP 算法，必須經(jīng)過量化。一般情況下， DSP 就是把輸入序列通過一定的運算變換成輸出序列。可以采用如下公式表示 )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在公式中，系數(shù) ak ， bk 通常都是通過理論計算或者 MATLAB 工具計算得到的。前者采用的 是無限精度，后者采用的是雙精度浮點數(shù)。無論是無限精度還是雙精度浮點數(shù)， FPGA 芯片都是無法直接處理的。所以必須將系數(shù) ak ， bk 進行量化，以有限長的二進制數(shù)的形式表示。量化采用的二進制位數(shù)越多，精度越高，但耗費的 FPGA 資源就越多，設計中根據(jù)系統(tǒng)的指標對精度和資源進行折衷。 對系數(shù)進行量化后，還需要選取運算結構，不同的結構所需的存儲器及乘法器資源是不同的，前者影響復雜度，后者影響運算速度。此外，在有限精度（有限字長）情況下，不 同運算結構的誤差，穩(wěn)定性是不同的。 對系數(shù)進行量化并選取適當運算結構后，便可以采用 FPGA 來實現(xiàn) DSP 系統(tǒng)了。實現(xiàn)嵌入式 DSP 系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設計那樣，從寄存器傳輸級利用硬件描述語言直接進行描述，而是要先脫離開硬件實現(xiàn)的結構，從算法的角度對所涉及的系統(tǒng)進行建模，方針和優(yōu)化。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復雜度不斷增加的 應用要求，通過并行方式提供極高性能的信號處理能力。 FPGA 的 DSP 系統(tǒng)實現(xiàn)高性能的數(shù)字信號處理，主要基于三個因素： (1) 高度的并行性： FPGA 能實現(xiàn)高性能 數(shù)字信號處理是因為 FPGA 是高度并行處理的引擎，對于多通道的 DSP 設計是理想的器件 。 (2) 重構的靈活性： FPGA 的硬件可再配置特性使其實現(xiàn)的高性能 DSP 具有極大的靈活性，對于所設想的算法可以用專門的定制結構實現(xiàn)； (3) 最佳的性價比：隨著半導體工藝的線寬進一步縮小，器件規(guī)模增加， FPGA價格不斷降低，可以花費低的成本實現(xiàn)設計系統(tǒng)的集成化。 DSP Builder 設計工具及設計規(guī)則 DSP Builder 是一個系統(tǒng)級（或算法級）設計工具 。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系統(tǒng)級設計工具的算法開發(fā)、仿真和驗證功能與 VHDL 綜合、仿真和 Altera 開發(fā)工具整合在一起，實現(xiàn)了這些工具的集成。 DSP Builder 構架在多個軟件工具之上，并把系統(tǒng)級和 RTL 級兩個設計領域的設計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。 DSP Builder 依賴于Math Works 公司的數(shù)學分析工具 MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進行圖形化設計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設計文件（ .mdl）轉成相應的硬件描述語言 VHDL 設計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作?？梢允褂肈SP Builder 模型中的 MegaCore 功能實現(xiàn)復雜功能的集成。 圖 31 DSP Builder 設計流程圖 DSP Builder 設計規(guī)則遵循以下三點： （ 1） 位寬 設計規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進制的補碼浮點數(shù)，而雙精度數(shù)對 FPGA 是不可行的。所以需要將 Simulink 中雙精度浮點數(shù)轉換成 FPGA 中的定點數(shù)。 對于硬件電路設計， Simulink 信號必須轉換成與硬件結構相對應的總線格式。因此，浮點值必須轉換為定點值。這種轉換是硬件設計的關鍵步驟，因為轉Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof） 下載至硬件 換的位數(shù)和小數(shù)點的位置將直接影響所需的硬件資源和系統(tǒng)精度。一般情況下，轉換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設計者來說，就是在資源與性能之間找到一 個折衷的方案，以達到最高的性價比。 （ 2） 頻率設計規(guī)則 如果設計中不包含 PLL 和其他分頻模塊， DSP Builder 使用同步設計規(guī)則將Simulink 設計轉換成硬件設計，在 DSP Builder 中，所有的時許模塊（如 Delay模塊）都是以單一時鐘上升沿工作，這個時鐘頻率為整個系統(tǒng)的采樣頻率。值得注意的是，在 Simulink 中的失序模塊時鐘引腳是不顯示的，但是當該模塊通過DSP Builder 轉換為 VHDL 語言后，將會在這些時序模塊上自動加上時鐘引腳，默認的時鐘引腳為 clock，默認的低電平復位引腳名稱為 aclr。 如果設計中包含了 PLL 和分頻模塊， DSP Builder 模塊將根據(jù) PLL 或分頻模塊輸出時鐘組中的某一時鐘的上升沿工作，相應的系統(tǒng)就成俄日多時鐘系統(tǒng)。 DSP Builder 模塊可以利用多個 Simulink 采樣周期運行。時鐘域可以在 DSP Builder 的模塊資源中進行設定。時鐘域也可以在 DSP Builder 的速率變更模塊（如Tsamp） 資源中進行規(guī)定。 當利用多個采樣周期時， DSP Builder 必須將每個采樣周期與實際時鐘域聯(lián)系，所以 DSP Builder 模塊必須包含 DSP Builder 速率變更模塊 （頂層的 PLL 或Clock_Derived） 。 （ 3） 時序關系對比 在 DSP Builder 和 Simulink 中驚醒仿真的方法，時序模型，驅動和輸出之間的存在關系對比。 第 4 章 基于 FPGA 的 FIR 低通濾波器設計 設計方案 圖 41 濾波器設計流程圖 FIR 低通濾波器參數(shù)為：系統(tǒng)頻率為 50MHz,通帶截止頻率 Fpass 為 1MHz，阻帶截止頻率 Fstop 為 4MHz，通帶最大衰減 Apass 為 1dB,阻帶最小衰減 Astop為 30dB. FDATool 濾波器設計 MATLAB 集成了一套功能強大的濾波器設計工具 FDATool，可以完成多種濾波器的設計、分析和性能評估。 利用 MATLAB 工具箱濾波器設計工具設計濾波器， FDATool 初始界面如圖 所示， 濾波器 參數(shù)確定 利用MATLAB 工具箱設計濾波器 濾波器 系數(shù)確定并量化 DSP Builder設計工具中 濾波器模塊 乘加子系統(tǒng)的搭建 DSP Builder設計工具中 濾波器模塊 MATLAB 工具箱中的 濾波器模塊 F