【文章內(nèi)容簡(jiǎn)介】 E 。USE 。ENTITY add101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(10 DOWNTO 0))。END add101011。ARCHITECTURE sum101011 OF add101011 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(9)amp。a)+(b(9)amp。b)。 END IF。 END PROCESS。END sum101011。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖510所示：圖510 兩個(gè)10位有符號(hào)數(shù)相加結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖511所示圖511 兩個(gè)10位有符號(hào)數(shù)相加元件圖2 18位和19位有符號(hào)數(shù)相加產(chǎn)生20位有符號(hào)數(shù)的加法器設(shè)計(jì)：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY add181920 IS PORT(a: IN SIGNED(17 DOWNTO 0)。 b: IN SIGNED(18 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(19 DOWNTO 0))。END add181920。ARCHITECTURE sum7023918 OF add181920 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(17)amp。a(17)amp。a)+(b(18)amp。b)。 END IF。 END PROCESS。END sum7023918。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖512所示：圖512 18位和19位有符號(hào)數(shù)相加結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖513 所示圖513 18位和19位有符號(hào)數(shù)相加元件圖3 兩個(gè)20位有符號(hào)數(shù)相加產(chǎn)生一個(gè)21位有符號(hào)數(shù)的加法器設(shè)計(jì)：由分析可寫出如下程序： LIBRARY ieee。USE 。USE 。ENTITY add202021 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(19 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(20 DOWNTO 0))。END add202021。ARCHITECTURE sum40149919 OF add202021 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(19)amp。a)+(b(19)amp。b)。 END IF。 END PROCESS。END sum40149919。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖514所示：圖 514 兩個(gè)20位有符號(hào)數(shù)相加結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖515所示圖 515 兩個(gè)20位有符號(hào)數(shù)相加元件圖⑷ 兩個(gè)19位有符號(hào)數(shù)相加產(chǎn)生一個(gè)20位有符號(hào)位數(shù)的加法器設(shè)計(jì)：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY add191920 IS PORT(a: IN SIGNED(18 DOWNTO 0)。 b: IN SIGNED(18 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(19 DOWNTO 0))。END add191920。ARCHITECTURE sum181819 OF add191920 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(18)amp。a)+(b(18)amp。b)。 END IF。 END PROCESS。END sum181819。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖516所示：圖 516 兩個(gè)19位有符號(hào)數(shù)相加結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖517所示圖 517 兩個(gè)19位有符號(hào)數(shù)相加元件圖⑸ 20位和21位有符號(hào)數(shù)相加產(chǎn)生22位有符號(hào)數(shù)的加法器：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY add202122 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(20 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(21 DOWNTO 0))。END add202122。ARCHITECTURE sum192021 OF add202122 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(19)amp。a(19)amp。a)+(b(20)amp。b)。 END IF。 END PROCESS。END sum192021。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖518所示：圖 518 20位和21位有符號(hào)數(shù)相加結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖519 所示圖519 20位和21位有符號(hào)數(shù)相加元件圖⑹ 20位和22位有符號(hào)數(shù)相加產(chǎn)生23位有符號(hào)數(shù)的加法器電路設(shè)計(jì)（最后一級(jí)帶舍位）：在此加法器電路中在引入低位舍去功能只保留最終10位輸出，最終保留10位輸出采用了直接取輸出23位數(shù)的高十位的方法，因此在輸出中近似等于除掉了2^13即8192以后的結(jié)果。為了比較，特又引出了一個(gè)23位全輸出引腳（quan）。其程序如下：LIBRARY ieee。USE 。USE 。 ENTITY add202223 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(21 DOWNTO 0)。 quan: OUT SIGNED(22 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(9 DOWNTO 0))。END add202223。ARCHITECTURE sum192110 OF add202223 ISBEGIN PROCESS(clk) VARIABLE c:SIGNED(22 DOWNTO 0)。 BEGIN IF(clk39。EVENT AND clk=39。139。)THEN c:=(a(19)amp。a(19)amp。a(19)amp。a)+(b(21)amp。b)。 END IF。 s=c(22 DOWNTO 13)。 quan= c。 END PROCESS。END sum192110。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖520所示圖 520 20位和22位有符號(hào)數(shù)相加 結(jié)果波形圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖521所示。圖 521 20位和22位有符號(hào)數(shù)相加元件圖、減法器模塊：它實(shí)現(xiàn)零值減去兩個(gè)有符號(hào)數(shù)的減法運(yùn)算。即用零值減去輸入的兩數(shù)，在時(shí)鐘脈沖到來(lái)時(shí)做減法運(yùn)算，輸出結(jié)果。注意：31和88的乘結(jié)果都只包含了乘系數(shù)31和88的數(shù)值，并沒有將兩個(gè)負(fù)號(hào)代入，所以兩乘法器后面的加法器運(yùn)算改為減法器模塊，采用031*累加結(jié)果88*累加結(jié)果的方法，實(shí)現(xiàn)（31）*累加結(jié)果+（88）*累加結(jié)果的計(jì)算。106和54后面的加法器采用同樣的方式處理。⑴ 31和88的減法器設(shè)計(jì)：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY jian3188 isPORT(clk : in STD_LOGIC。 Din1 :in signed (15 downto 0)。 Din2 :in signed (17 downto 0)。 Dout :out signed(18 downto 0))。END jian3188。ARCHITECTURE sub318817 of jian3188 ISSIGNAL s1: signed(17 downto 0):=(Din1(15)amp。Din1(15)amp。Din1)。SIGNAL s2: signed(18 downto 0):=(OTHERS=39。039。)。BEGIN PROCESS(Din1,Din2,clk) BEGIN IF clk39。event and clk=39。139。 THEN Dout=s2Din2s1。 END IF。 END PROCESS。END sub318817。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖522所示：圖522 31和88的減法器結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖523 所示。圖523 31和88的減法器元件圖⑵106和54的減法器的設(shè)計(jì)：由分析可寫出如下程序：LIBRARY ieee。USE 。USE 。ENTITY jian10654 isPORT(clk : in STD_LOGIC。 Din1 :in signed (17 downto 0)。 Din2 :in signed (16 downto 0)。 Dout :out signed(18 downto 0))。END jian10654。ARCHITECTURE sub1065417 of jian10654 ISSIGNAL s1: signed(17 downto 0):=(Din2(16)amp。Din2)。SIGNAL s2: signed(18 downto 0):=(OTHERS=39。039。)。BEGIN PROCESS(Din1,Din2,clk) BEGIN IF clk39。event and clk=39。139。 THEN Dout=s2Din1s1。 END IF。 END PROCESS。END sub1065417。程序編譯后就可進(jìn)行仿真，仿真結(jié)果如圖524 所示：圖 524 106和54的減法器結(jié)果仿真圖由上圖可知，與預(yù)期相符，即設(shè)計(jì)正確，再將其生成為一個(gè)元件以便后來(lái)調(diào)用，其生成圖如圖525 所示。圖 525 106和54的減法器元件圖、乘法器模塊：實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿