【文章內(nèi)容簡(jiǎn)介】 況。如果以上的所有過(guò)程，都沒(méi)有發(fā)現(xiàn)問(wèn)題，即滿(mǎn)足原設(shè)計(jì)要求，就可以將適配器產(chǎn)生的配置/下載文件通過(guò)編程器或下載電纜載入目標(biāo)芯片中。 硬件描述語(yǔ)言VHDL及數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件描述語(yǔ)言VHDL簡(jiǎn)介硬件描述語(yǔ)言(Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門(mén)級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能。它主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計(jì)。與其它的HDL相比，VHDL具有更強(qiáng)大的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語(yǔ)言。利用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計(jì)方法相比，具有以下優(yōu)點(diǎn):(TOPDOWN)的設(shè)計(jì)方法。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程在高層次上完成，這一方面有利于提高了設(shè)計(jì)的效率。在使用VHDL語(yǔ)言設(shè)計(jì)硬件電路時(shí)，可以免除編寫(xiě)邏輯表達(dá)式或真值表的過(guò)程，使得設(shè)計(jì)難度大大下降，從而也縮短了設(shè)計(jì)周期。在傳統(tǒng)的硬件電路設(shè)計(jì)中，最后形成的主要文件是電路原理圖，而采用VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要的設(shè)計(jì)文件是VHDL語(yǔ)言編寫(xiě)的源程序。VHDL語(yǔ)言的效率之一，就是如果你的設(shè)計(jì)是被綜合到一個(gè)FPGA或CPLD的話(huà)，則可以使你設(shè)計(jì)的產(chǎn)品以最快的速度上市。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用VHDL進(jìn)行的設(shè)計(jì)很容易轉(zhuǎn)換成專(zhuān)用集成電路來(lái)實(shí)現(xiàn)。所以本次設(shè)計(jì)采用利用VHDL語(yǔ)言的數(shù)字系統(tǒng)設(shè)計(jì)方法。第3章IIR數(shù)字濾波器的設(shè)計(jì)與仿真結(jié)果分析 各模塊的設(shè)計(jì)與仿真結(jié)果分析本課題在實(shí)現(xiàn)方案三的基礎(chǔ)上，結(jié)合參考文獻(xiàn)[46]將IIR濾波器的硬件系統(tǒng)分為四個(gè)模塊：時(shí)序控制、延時(shí)、補(bǔ)碼乘加和累加模塊。以下就各個(gè)模塊的實(shí)現(xiàn)及仿真作簡(jiǎn)要的分析。 時(shí)序控制模塊的設(shè)計(jì)與仿真結(jié)果分析時(shí)序控制模塊主要用來(lái)產(chǎn)生對(duì)其它模塊的時(shí)序控制信號(hào)。模塊的符號(hào)如圖31(a)所示，輸入信號(hào)CLK是時(shí)鐘信號(hào)，RES是復(fù)位信號(hào)，CLK_REG及CLK_REGBT是輸出信號(hào)。圖31(a) 時(shí)序控制模塊圖圖31(b) 時(shí)序控制模塊仿真圖時(shí)序控制模塊仿真如圖32(b)所示，其中counter為程序內(nèi)部計(jì)數(shù)信號(hào)，在clk的上升延到來(lái)時(shí)，counter以6個(gè)時(shí)鐘為周期開(kāi)始進(jìn)行計(jì)數(shù)，clk_regbt每隔6個(gè)時(shí)鐘輸出一個(gè)低電平，clk_reg則每隔6個(gè)時(shí)鐘后輸出一個(gè)高電平。輸出的兩個(gè)時(shí)鐘信號(hào)正好控制延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的模塊的運(yùn)行。符合設(shè)計(jì)要求。時(shí)序控制模塊程序見(jiàn)附錄1。 延時(shí)模塊的設(shè)計(jì)與仿真結(jié)果分析延時(shí)模塊的符號(hào)如圖32(a)所示，其主要作用是在clk時(shí)鐘作用下將差分方程的各ｘ、ｙ值延遲一個(gè)時(shí)鐘,以實(shí)現(xiàn)一次延時(shí)運(yùn)算，即當(dāng)輸入為xn和yn時(shí)，經(jīng)過(guò)一次延時(shí)后其輸出分別為x(n1)和y(n1).其中yout是反饋輸入信號(hào),xn是輸入信號(hào)。程序見(jiàn)附錄二。圖32(a) 延時(shí)模塊圖圖32(b) 延時(shí)模塊仿真圖延時(shí)模塊仿真圖如圖32(b)所示，由圖34可以看出當(dāng)輸入的xn、yout都為時(shí)，在時(shí)鐘信號(hào)上升沿的作用下產(chǎn)生延時(shí)，經(jīng)第一個(gè)時(shí)鐘后x0、xxy0、y1的值分別為1，0，0，1，0。經(jīng)第二個(gè)時(shí)鐘后x0、xxy0、y1的值分別為2，1，0，2，1。經(jīng)第三個(gè)時(shí)鐘后x0、xxy0、y1的值分別為3，2，1，3，2。經(jīng)第四個(gè)時(shí)鐘后．．．．．．由此可見(jiàn)該模塊仿真值正確。延時(shí)模塊程序見(jiàn)附錄1。 補(bǔ)碼乘加模塊的設(shè)計(jì)與仿真結(jié)果分析補(bǔ)碼乘加模塊主要用來(lái)實(shí)現(xiàn)輸入序列、與系數(shù)、分別相乘后再相加的過(guò)程。即實(shí)現(xiàn)的算法。為了避免過(guò)多地使用乘法器，本設(shè)計(jì)中乘加單元（MAC）的乘法器采用陣列乘法器，以提高運(yùn)算速度。由于MaxplusⅡ的LPM庫(kù)中乘法運(yùn)算為無(wú)符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無(wú)符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出[5]。每個(gè)二階節(jié)完成一次運(yùn)算共需要6個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的MAC實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu)，即每個(gè)數(shù)據(jù)經(jīng)過(guò)兩個(gè)二階節(jié)輸出只需要6個(gè)時(shí)鐘周期。模塊的符號(hào)如圖33(a)所示。圖33(a) 補(bǔ)碼乘加模塊圖圖33(b) 補(bǔ)碼乘加模塊仿真圖補(bǔ)碼乘加模塊仿真圖如圖35所示，clk_regbt及clk_reg為輸入時(shí)鐘，由時(shí)序控制模塊提供。、為系數(shù)，x0、xxy0、y1為輸入信號(hào)，yout為輸出信號(hào)，圖33(b)中75為x0、xxy0、y1的值15和系數(shù)、相乘后再相加的結(jié)果，完成了補(bǔ)碼乘加的功能。補(bǔ)碼乘加模塊程序見(jiàn)附錄1。 累加模塊的設(shè)計(jì)與仿真結(jié)果分析補(bǔ)碼乘加模塊所輸出的信號(hào)送入累加器后，與寄存于累加器中的上一步計(jì)算的中間結(jié)果相加，最后將此步的計(jì)算結(jié)果經(jīng)由輸出引腳輸出，所得信號(hào)即為最終結(jié)果。 即該模塊主要實(shí)現(xiàn)youtput=yout+youtput(n1)的算法，模塊的符號(hào)如圖34(a)所示。圖34(a) 累加模塊圖圖34(b) 累加模塊仿真圖累加模塊仿真圖如圖34(b)，其中res為復(fù)位信號(hào)，clk為時(shí)鐘信號(hào)，yout為輸入信號(hào)，由補(bǔ)碼乘加模塊的輸出信號(hào)yout提供，由圖中可以看出當(dāng)輸入信號(hào)為yout=，輸出為youtput=，實(shí)現(xiàn)了累加的功能。符合設(shè)計(jì)要求。累加模塊程序見(jiàn)附錄1。 頂層模塊設(shè)計(jì)頂層模塊設(shè)計(jì)采用了原理圖輸入方法，原理圖輸入方式非常直觀，便于信號(hào)觀察和電路的調(diào)節(jié)。圖35 頂層模塊圖,設(shè)計(jì)生成的邏輯符號(hào)如圖35所示。頂層模塊設(shè)計(jì)程序見(jiàn)附錄1。 IIR數(shù)字濾波器的仿真與結(jié)果分析 IIR數(shù)字濾波器的系統(tǒng)設(shè)計(jì)IIR數(shù)字濾波器頂層原理圖如圖36所示。為了便于理解整個(gè)系統(tǒng)的設(shè)計(jì)，現(xiàn)將系統(tǒng)的運(yùn)行過(guò)程進(jìn)行說(shuō)明：圖36 IIR數(shù)字濾波器頂層原理圖系統(tǒng)先開(kāi)始處于初始狀態(tài)，當(dāng)清零信號(hào)為“1”時(shí)，對(duì)整個(gè)系統(tǒng)進(jìn)行清零。在清零信號(hào)為“0”的前提，時(shí)序控制模塊在時(shí)鐘clk上升沿的作用下產(chǎn)生兩個(gè)信號(hào)CLK_REG及CLK_REGBT，其中CLK_REG信號(hào)用來(lái)作為延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的輸入時(shí)鐘，CLK_REGBT每隔6個(gè)時(shí)鐘產(chǎn)生一個(gè)高電平作為這三個(gè)模塊的復(fù)位信號(hào)。延時(shí)模塊在接收到CLK_REG高電平信號(hào)時(shí)清零輸出端，接收到低電平時(shí)，在CLK_REGBT上升沿的作用下對(duì)輸入信號(hào)進(jìn)行延時(shí)，以實(shí)現(xiàn)一次延時(shí)運(yùn)算，而后將延時(shí)信號(hào)輸出，送給補(bǔ)碼乘加模塊。補(bǔ)碼乘加模塊在接收延時(shí)信號(hào)的同時(shí)也接收讀者輸入的系數(shù)信號(hào)，在CLK_REGBT上升沿的作用下實(shí)現(xiàn)系數(shù)和延時(shí)信號(hào)的補(bǔ)碼乘加運(yùn)算，而此步驟需要6個(gè)時(shí)鐘來(lái)完成，正好與時(shí)序控制模塊的輸出信號(hào)CLK_REGBT相一致。補(bǔ)碼乘加模塊的輸出一部分送入延時(shí)模塊以實(shí)現(xiàn)信號(hào)的反饋，另一部分則送入到累加模塊，在累加模塊中進(jìn)行結(jié)果累加后輸出，得到最終結(jié)果。 IIR數(shù)字濾波器的系統(tǒng)仿真與結(jié)果分析在各模塊編譯通過(guò)后將各模塊進(jìn)行了綜合，針對(duì)不同的輸入信號(hào)和不同的輸入系數(shù)對(duì)IIR數(shù)字濾波器進(jìn)行了仿真，仿真波形如圖37所示。并將仿真值和計(jì)算值進(jìn)行了比較。（a）（b）（c）圖37 IIR數(shù)字濾波器仿真圖 濾波后輸出的數(shù)據(jù)輸入數(shù)據(jù)Xn={0,1,2,3,4,5}。a0=a1=a2=b0=b1=1計(jì)算值01411244780仿真值01411254369輸入數(shù)據(jù)Xn={0,1,0,1,0,1}。a0=a1=a2=b0=b1=1計(jì)算值012581524仿真值012591523輸入數(shù)據(jù)Xn={0,1,0,1,0,1}。a0=2,a1=a2=b0=b1=1計(jì)算值0238142234仿真值0249172741，仿真值結(jié)果正確，只是與真值之間存在一定的誤差，仿真值越大時(shí)誤差越大，這是由于有限精度算法所引起的誤差，經(jīng)累加器累加后使得誤差變得越來(lái)越大，要解決這一問(wèn)題可以通過(guò)增加二進(jìn)制位數(shù)來(lái)提高系統(tǒng)的運(yùn)算精度[5]。 高階IIR數(shù)字濾波器的實(shí)現(xiàn)要實(shí)現(xiàn)一個(gè)高階IIR數(shù)字濾波器，如果采用直接型結(jié)構(gòu)實(shí)現(xiàn)，需用的乘法器和延遲單元相對(duì)較多，而且分子和分母的系數(shù)相差較大，需要較多的二進(jìn)制位數(shù)才能實(shí)現(xiàn)相應(yīng)的精度要求。如果采用二階節(jié)級(jí)聯(lián)實(shí)現(xiàn)，一方面各基本節(jié)的零點(diǎn)、極點(diǎn)可以很方便地單獨(dú)進(jìn)行調(diào)整，另一方面可以降低對(duì)二進(jìn)制數(shù)位數(shù)的要求。以實(shí)現(xiàn)一個(gè)四階IIR數(shù)字濾波器為例，可以通過(guò)兩個(gè)二階IIR數(shù)字濾波器級(jí)聯(lián)的方式來(lái)實(shí)現(xiàn)較為簡(jiǎn)潔。圖38給出了一個(gè)四階IIR數(shù)字濾波器實(shí)現(xiàn)的原理圖[5]，具體的工作原理與二階IIR數(shù)字濾波器類(lèi)似，在此本節(jié)即不再細(xì)述。圖38 四階IIR數(shù)字濾波器的頂層原理當(dāng)然，更高階的IIR數(shù)字濾波器的實(shí)現(xiàn)方法與四階濾波器的實(shí)現(xiàn)方法類(lèi)似，只需將多個(gè)二階IIR數(shù)字濾波器進(jìn)行級(jí)聯(lián)，即可實(shí)現(xiàn)。結(jié) 束 語(yǔ)為期三個(gè)月的畢業(yè)設(shè)計(jì)即將結(jié)束，在這期間我經(jīng)歷了從查資料、分析課題到學(xué)習(xí)軟件、設(shè)計(jì)程序、調(diào)試、總結(jié)經(jīng)驗(yàn)教訓(xùn)及書(shū)寫(xiě)畢業(yè)論文的過(guò)程。本課題采用一種基于FPGA的IIR數(shù)字濾波器的設(shè)計(jì)方案,首先分析了IIR數(shù)字濾波器的原理及設(shè)計(jì)方法，然后通過(guò)MAX+PLUSⅡ的設(shè)計(jì)平臺(tái)，采用模塊化、層次化的設(shè)計(jì)思想將整個(gè)IIR數(shù)字濾波器分為四個(gè)功能模塊：時(shí)序控制模塊、延時(shí)模塊、補(bǔ)碼乘加模塊、累加模塊。分別對(duì)各模塊采用語(yǔ)言VHDL進(jìn)行描述后，進(jìn)行了仿真和綜合。仿真結(jié)果表明，本課題所設(shè)計(jì)的IIR數(shù)字濾波器運(yùn)算速度較快。但由于有限精度算法問(wèn)題致使仿真結(jié)果存在一定的誤差，針對(duì)這一問(wèn)題可以通過(guò)增加二進(jìn)制位數(shù)來(lái)提高系統(tǒng)的運(yùn)算精度。由于畢業(yè)設(shè)計(jì)即將結(jié)束，沒(méi)有時(shí)間繼續(xù)完善本課題所實(shí)現(xiàn)的IIR數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。參考文獻(xiàn)[1] 劉凌，胡永生譯．?dāng)?shù)字信號(hào)處理的FPGA實(shí)現(xiàn)[M]．北京：清華大學(xué)出版社．2003．[2] 丁玉美，高西全．?dāng)?shù)字信號(hào)處理[M]．西安：西安電子科技大學(xué)出版社．2004．[3] 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