【文章內(nèi)容簡介】 過計算機的使用，從而可以把設(shè)計人員從大量繁瑣、重復(fù)的計算和繪圖工作中解脫出來。八十年代為 CAE 階段。這個階段在集成電路與電子系統(tǒng)方法學(xué)，以及設(shè)計工具集成方面取得了眾多成果，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。九十年代為 EDA 階段，盡管 CAD/CAE 技術(shù)取得了巨大的成功，但在整個設(shè)計過程中，自動化和智能化程度還不高，各種 EDA 軟件界面千差萬別，學(xué)習(xí)實用困難直接影響到設(shè)計環(huán)節(jié)間的銜接。基于以上不足，人們開始追求貫穿整個設(shè)計過程的自動化，即電子系統(tǒng)設(shè)計自動化。 可編程邏輯器件可編程陣列邏輯器件 PAL(Programmable Array Logic)和通用陣列邏輯器件GAL(Generic Array Logic)都屬于簡單 PLD。隨著技術(shù)的發(fā)展，簡單 PLD 在集成度和性能方面的局限性也暴露出來。其寄存器、I/O 引腳、時鐘資源的數(shù)目有限，沒有內(nèi)部互連，因此包括復(fù)雜可編程邏輯器件 CPLD(Complex PLD)和現(xiàn)場可編程門陣列器件 FPGA(Field Programmable Gate Array)在內(nèi)的復(fù)雜 PLD 迅速發(fā)展起來，并向著高密度、高速度、低功耗以及結(jié)構(gòu)體系更靈活、適用范圍更廣闊的方向發(fā)展。FPGA 具備陣列型 PLD 的特點，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高的集成度和更強大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易實現(xiàn)。相對于 CPLD,它還可以將配置數(shù)據(jù)存儲在片外的 EPROM 或者計算機上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。所以 FPGA 得到了更普遍的應(yīng)用。 硬件描述語言 VHDL 及數(shù)字系統(tǒng)設(shè)計方法 硬件描述語言 VHDL 簡介硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計硬件電子系統(tǒng)的計算機語言，包括系統(tǒng)行為級、寄存器傳輸級和邏輯門級多個設(shè)計層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，淮陰師范學(xué)院畢業(yè)論文（設(shè)計）11因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能。它主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。與其它的 HDL 相比，VHDL具有更強大的行為描述能力，從而決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 利用 VHDL 設(shè)計數(shù)字系統(tǒng)利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計方法相比，具有以下優(yōu)點:(TOPDOWN)的設(shè)計方法。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計。由于設(shè)計的主要仿真和調(diào)試過程在高層次上完成，這一方面有利于提高了設(shè)計的效率。在使用 VHDL 語言設(shè)計硬件電路時，可以免除編寫邏輯表達(dá)式或真值表的過程，使得設(shè)計難度大大下降，從而也縮短了設(shè)計周期。 VHDL 語言編寫的源程序。在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電路原理圖，而采用 VHDL 語言設(shè)計系統(tǒng)硬件電路時主要的設(shè)計文件是 VHDL語言編寫的源程序。 ASIC 移植。VHDL 語言的效率之一，就是如果你的設(shè)計是被綜合到一個 FPGA或 CPLD 的話，則可以使你設(shè)計的產(chǎn)品以最快的速度上市。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進(jìn)行的設(shè)計很容易轉(zhuǎn)換成專用集成電路來實現(xiàn)。所以本次設(shè)計采用利用 VHDL 語言的數(shù)字系統(tǒng)設(shè)計方法。4. IIR 數(shù)字濾波器的設(shè)計與仿真結(jié)果分析 各模塊的設(shè)計與仿真結(jié)果分析本課題在實現(xiàn)方案三的基礎(chǔ)上，結(jié)合參考文獻(xiàn)[46]將 IIR 濾波器的硬件系統(tǒng)分為四個模塊：時序控制、延時、補碼乘加和累加模塊。以下就各個模塊的實現(xiàn)及仿真作簡要的分析。 時序控制模塊的設(shè)計與仿真結(jié)果分析時序控制模塊主要用來產(chǎn)生對其它模塊的時序控制信號。模塊的符號如圖 31(a)所示，輸入信號 CLK 是時鐘信號，RES 是復(fù)位信號，CLK_REG 及 CLK_REGBT 是輸出信號。 淮陰師范學(xué)院畢業(yè)論文（設(shè)計）12 圖 31(a) 時序控制模塊圖圖 31(b) 時序控制模塊仿真圖時序控制模塊仿真如圖 32(b)所示，其中 counter 為程序內(nèi)部計數(shù)信號，在 clk 的上升延到來時，counter 以 6 個時鐘為周期開始進(jìn)行計數(shù)，clk_regbt 每隔 6 個時鐘輸出一個低電平，clk_reg 則每隔 6 個時鐘后輸出一個高電平。輸出的兩個時鐘信號正好控制延時模塊、補碼乘加模塊和累加模塊的模塊的運行。符合設(shè)計要求。時序控制模塊程序見附錄 1。 延時模塊的設(shè)計與仿真結(jié)果分析延時模塊的符號如圖 32(a)所示，其主要作用是在 clk 時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘,以實現(xiàn)一次延時運算，即當(dāng)輸入為 xn 和 yn 時，經(jīng)過一次延時后其輸出分別為 x(n1)和 y(n1).其中 yout 是反饋輸入信號,xn 是輸入信號。程序見附錄二?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）1332(b) 延時模塊仿真圖延時模塊仿真圖如圖 32(b)所示，由圖 34 可以看出當(dāng)輸入的 xn、yout 都為 時，在時鐘信號上升沿的作用下產(chǎn)生延時，經(jīng)第一個時鐘后??5,4321,0x0、xxy0、y1 的值分別為 10，0，1，0。經(jīng)第二個時鐘后 x0、xxy0、y1 的值分別為 2，1，0，2，1。經(jīng)第三個時鐘后 x0、xxy0、y1 的值分別為3，2，1，3，2。經(jīng)第四個時鐘后． ． ． ． ． ．由此可見該模塊仿真值正確。延時模塊程序見附錄 1。 補碼乘加模塊的設(shè)計與仿真結(jié)果分析補碼乘加模塊主要用來實現(xiàn)輸入序列 、 與系數(shù) 、 分別相乘后再相加??)(nX)(Yiaib的過程。即實現(xiàn) 的算法。為了避免過多地使用210210 ???????nnn ybxaxay乘法器，本設(shè)計中乘加單元（MAC）的乘法器采用陣列乘法器，以提高運算速度。由于QUARTUSⅡ的 LPM 庫中乘法運算為無符號數(shù)的陣列乘法，所以使用時需要先將兩個補碼乘數(shù)轉(zhuǎn)換為無符號數(shù)相乘后，再將乘積轉(zhuǎn)換為補碼乘積輸出。每個二階節(jié)完成一次運算共需要 6 個時鐘周期，而且需采用各自獨立的 MAC 實現(xiàn)兩級流水線結(jié)構(gòu)，即每個數(shù)據(jù)經(jīng)過兩個二階節(jié)輸出只需要 6 個時鐘周期。模塊的符號如圖 33(a)所示?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）14圖 33(a) 補碼乘加模塊圖圖 33(b) 補碼乘加模塊仿真圖補碼乘加模塊仿真圖如圖35所示，clk_regbt及clk_reg為輸入時鐘，由時序控制模塊提供。 、 為系數(shù)，x0、xxy0、y1為輸入信號，yout為輸出信號，圖33(b)ia1?jb中75為x0、xxy0、y1的值15和系數(shù) 、 相乘后再相加的結(jié)果，完成了補碼乘加ia1?jb的功能。補碼乘加模塊程序見附錄1。 累加模塊的設(shè)計與仿真結(jié)果分析補碼乘加模塊所輸出的信號送入累加器后，與寄存于累加器中的上一步計算的中間結(jié)果相加，最后將此步的計算結(jié)果經(jīng)由輸出引腳輸出，所得信號即為最終結(jié)果。 即該模塊主要實現(xiàn) youtput=yout+youtput(n1)的算法，模塊的符號如圖 34(a)所示。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）15圖 34(a) 累加模塊圖圖 34(b) 累加模塊仿真圖累加模塊仿真圖如圖34(b)，其中res為復(fù)位信號，clk為時鐘信號，yout為輸入信號，由補碼乘加模塊的輸出信號yout提供，由圖中可以看出當(dāng)輸入信號為yout=，輸出為youtput= ，實現(xiàn)了累加的功能。符合設(shè)計要求。累加模??5,4321,0??15,063,塊程序見附錄1。 頂層模塊設(shè)計頂層模塊設(shè)計采用了原理圖輸入方法，原理圖輸入方式非常直觀，便于信號觀察和電路的調(diào)節(jié)。圖 35 頂層模塊圖本課題設(shè)計的頂層文件名為 ,設(shè)計生成的邏輯符號如圖 35 所示。頂層模塊設(shè)計程序見附錄 1。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）16 IIR 數(shù)字濾波器的仿真與結(jié)果分析 IIR 數(shù)字濾波器的系統(tǒng)設(shè)計IIR 數(shù)字濾波器頂層原理圖如圖 36 所示。為了便于理解整個系統(tǒng)的設(shè)計，現(xiàn)將系統(tǒng)的運行過程進(jìn)行說明： 圖 36 IIR 數(shù)字濾波器頂層原理圖系統(tǒng)先開始處于初始狀態(tài)，當(dāng)清零信號為“1”時，對整個系統(tǒng)進(jìn)行清零。在清零信號為“0”的前提，時序控制模塊在時鐘 clk 上升沿的作用下產(chǎn)生兩個信號 CLK_REG 及CLK_REGBT，其中 CLK_REG 信號用來作為延時模塊、補碼乘加模塊和累加模塊的輸入時鐘，CLK_REGBT 每隔 6 個時鐘產(chǎn)生一個高電平作為這三個模塊的復(fù)位信號。延時模塊在接收到CLK_REG 高電平信號時清零輸出端，接收到低電平時，在 C