【正文】 系統(tǒng)零極點的分布，通過分析，我們知道系統(tǒng)極點位置主要影響系統(tǒng)幅度特性峰值位置及其尖銳程度，零點位置主要影響系統(tǒng)幅度特性的谷值位置及其凹下的程度；且通過零極點分析的幾何作圖法可以定性地畫出其幅度特性。IIR 數(shù)字濾波器除模擬轉換設計法和零極點累試法外，還有一種直接在頻域或者時域中進行設計，聯(lián)立方程后需要計算機作輔助運算的方法，即所謂的優(yōu)化設計法。核的實現(xiàn)方法雖然好用并且結構縝密，但一般情況下使用的權限都會受到注冊購買的限制，因此基于 FPGA 的自編程實現(xiàn)方法成了濾波器實現(xiàn)的首選。：基于 ROM 查表法的 VHDL 結構化設計采用 ROM 查表的方法，主要是為了避免使用硬件乘法器。ROM 的輸入地址y由 組成。設輸入序列 為??)(X)(Yia1?jb??)(nX位 2 的補碼，并以定點表示，并 1,對于 可以表示為：wX)( ???102)(wknknx()式中：k 表示 的第 位，上標為 0 的是符號位，因此可以定義一個 5bit 為變量)(X?的函數(shù) 為：F ()???),(2121knknknyx knknknknk ybxaxa210210 ??????同理可得： ()),(10210kkkba knknknknk y1202210 ?????由此可以得到： ),(),( 01202202101 baFFykkkbkn??? () 淮陰師范學院畢業(yè)論文（設計）9令 ，可以推出：0),(10210?baF ()),(2102101kkkbkn baFy???從式()中可以看出，可以用一個五路 8 位*1 位乘法器在 8 個時鐘周期內實現(xiàn)上述算式。下一個時鐘，寄存器內數(shù)據(jù)與其系數(shù)的次高位相乘，再送入累加器與其數(shù)據(jù)相加，再左移一位。對上述三種方法相比較而言，方案三實現(xiàn)較為方便簡潔，在節(jié)省了 FPGA 硬件資源的同時，使得設計靈活，設計周期大為縮短，故本設計在方案三為基礎上作改進后，來實現(xiàn) IIR 數(shù)字濾波器的。八十年代為 CAE 階段。 可編程邏輯器件可編程陣列邏輯器件 PAL(Programmable Array Logic)和通用陣列邏輯器件GAL(Generic Array Logic)都屬于簡單 PLD。相對于 CPLD,它還可以將配置數(shù)據(jù)存儲在片外的 EPROM 或者計算機上，設計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。與其它的 HDL 相比，VHDL具有更強大的行為描述能力，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。 ASIC 移植。4. IIR 數(shù)字濾波器的設計與仿真結果分析 各模塊的設計與仿真結果分析本課題在實現(xiàn)方案三的基礎上，結合參考文獻[46]將 IIR 濾波器的硬件系統(tǒng)分為四個模塊：時序控制、延時、補碼乘加和累加模塊。 淮陰師范學院畢業(yè)論文（設計）12 圖 31(a) 時序控制模塊圖圖 31(b) 時序控制模塊仿真圖時序控制模塊仿真如圖 32(b)所示，其中 counter 為程序內部計數(shù)信號，在 clk 的上升延到來時，counter 以 6 個時鐘為周期開始進行計數(shù)，clk_regbt 每隔 6 個時鐘輸出一個低電平，clk_reg 則每隔 6 個時鐘后輸出一個高電平。 延時模塊的設計與仿真結果分析延時模塊的符號如圖 32(a)所示，其主要作用是在 clk 時鐘作用下將差分方程的各ｘ、ｙ值延遲一個時鐘,以實現(xiàn)一次延時運算，即當輸入為 xn 和 yn 時，經(jīng)過一次延時后其輸出分別為 x(n1)和 y(n1).其中 yout 是反饋輸入信號,xn 是輸入信號。經(jīng)第三個時鐘后 x0、xxy0、y1 的值分別為3，2，1，3，2。即實現(xiàn) 的算法。模塊的符號如圖 33(a)所示。 累加模塊的設計與仿真結果分析補碼乘加模塊所輸出的信號送入累加器后，與寄存于累加器中的上一步計算的中間結果相加，最后將此步的計算結果經(jīng)由輸出引腳輸出，所得信號即為最終結果。累加模??5,4321,0??15,063,塊程序見附錄1?；搓帋煼秾W院畢業(yè)論文（設計）16 IIR 數(shù)字濾波器的仿真與結果分析 IIR 數(shù)字濾波器的系統(tǒng)設計IIR 數(shù)字濾波器頂層原理圖如圖 36 所示。補碼乘加模塊在接收延時信號的同時也接收讀者輸入的系數(shù)信號，在 CLK_REGBT 上升沿的作用下實現(xiàn)系數(shù)和延時信號的補碼乘加運算，而此步驟需要 6 個時鐘來完成，正好與時序控制模塊的輸出信號 CLK_REGBT 相一致。（a）（b） (c)圖 37 IIR 數(shù)字濾波器仿真圖淮陰師范學院畢業(yè)論文（設計）18表 濾波后輸出的數(shù)據(jù)輸入數(shù)據(jù) Xn={0,1,2,3,4,5}。 高階 IIR 數(shù)字濾波器的實現(xiàn)要實現(xiàn)一個高階 IIR 數(shù)字濾波器，如果采用直接型結構實現(xiàn)，需用的乘法器和延遲單元相對較多，而且分子和分母的系數(shù)相差較大，需要較多的二進制位數(shù)才能實現(xiàn)相應的精度要求。當然，更高階的 IIR 數(shù)字濾波器的實現(xiàn)方法與四階濾波器的實現(xiàn)方法類似，只需將多個二階 IIR 數(shù)字濾波器進行級聯(lián)，即可實現(xiàn)。仿真結果表明，本課題所設計的 IIR 數(shù)字濾波器運算速度較快。解惑他在我這三個月的畢業(yè)設計期間給了我很多無微不至的關懷，從 IIR 數(shù)字濾波器的理論知識到濾波器的實現(xiàn)方法都有李老師孜孜不倦的教誨，在李老師的幫助下本次畢業(yè)設計才能得意順利完成。use 。architecture bhv of control is signal counter，count_bt:integer 。 process(clk,res) begin if(res=39。 elsif(clk39。139。 count_bt=0。 end if。use 。 res:in std_logic。 y0,y1:out std_logic_vector(8 downto 0))。beginprocess(res,clk)beginif (res=39。reg_x2=00000。event and clk=39。reg_x0=xn。x0=reg_x0。y1=reg_y1。use 。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。architecture bhv of smultadd1 issignal tan,tbn,tp2n:std_logic。signal tp,tpp,tppp:std_logic_vector(7 downto 0)。)。ta=tmpa(3 downto 0)。taa=not ta +39。) else ta。139。 完成補碼相乘運算tpp=not tp +39。) else tp。tpp。ytmp=(others=39。event and clk_regbt=39。 完成補碼相乘后的相加運算elsif(t=5) then if ytmp(8)=39。yout(7 downto 0)=tppp。yout(8)=ytmp(8)。end process。use 。 yout:in std_logic_vector(8 downto 0)。begin process(res,clk) begin if res=39。event and clk=39。 實現(xiàn)累加功能 youtput=y_out?；搓帋煼秾W院畢業(yè)論文（設計）28頂層模塊程序library ieee。entity iir is port (clk:in std_logic。 youtput:out std_logic_vector(8 downto 0))。end ponent。 xn:in std_logic_vector(4 downto 0)。ponent smultadd1port (clk_reg,clk_regbt:in std_logic。end ponent。 youtput:out std_logic_vector(8 downto 0))。signal clk_reg,clk_regbt:std_logic。U4 : addyn port map (clk_reg,res,e,youtput)。