【正文】 變量的函數(shù) F 為： ()???),(2121knknknyx knknknknk ybxaxa210210 ????由此可以得到： ()???1)(bky ),(2121knknknyxF?? ),(0210210??nnnyxF由于 F 函數(shù)僅有 32 種可能取值，因此可以設(shè)計(jì)一個(gè) 32*b 位的 ROM 構(gòu)成的如圖 12描述的基于 ROM 的實(shí)現(xiàn)結(jié)構(gòu)?；仡櫧?30 年的電子設(shè)計(jì)技術(shù)的發(fā)展歷程，可將 EDA 技術(shù)分為三個(gè)階段:七十年代為 CAD(Computer Aide Design)階段。自頂向下是指從系統(tǒng)總體要求出發(fā)，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。符合設(shè)計(jì)要求。 、 為系數(shù)，x0、xxy0、y1為輸入信號(hào)，yout為輸出信號(hào)，圖33(b)ia1?jb中75為x0、xxy0、y1的值15和系數(shù) 、 相乘后再相加的結(jié)果，完成了補(bǔ)碼乘加ia1?jb的功能。 IIR 數(shù)字濾波器的系統(tǒng)仿真與結(jié)果分析在各模塊編譯通過后將各模塊進(jìn)行了綜合，針對(duì)不同的輸入信號(hào)和不同的輸入系數(shù)淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）17對(duì) IIR 數(shù)字濾波器進(jìn)行了仿真，仿真波形如圖 37 所示。由于畢業(yè)設(shè)計(jì)即將結(jié)束，沒有時(shí)間繼續(xù)完善本課題所實(shí)現(xiàn)的 IIR 數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。 beginclk_regbt=not clk and clk_en。039。architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0)。reg_y0=yout。yout:out std_logic_vector(8 downto 0))。tan=tmpa(4)。 when (tp2n=39。) thenif t5 then t=t+1?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）27累加模塊程序library ieee。) then y_ou=yout。architecture struc of iir isponent controlport( clk,res:in std_logic。 res:in std_logic。IEEE標(biāo)準(zhǔn)庫包括STD_LOGIC_1164程序包和STD_LOGIC_ARITH程序包。淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）29y0,y1:in std_logic_vector(8 downto 0)。 a0,a1,a2,b0,b1:in std_logic_vector(4 downto 0)。 then youtput=000000000。end if。)。tp2n=tan xor tbn。039。use 。) then reg_x2=reg_x1。 yout:in std_logic_vector(8 downto 0)。 count_bt=count_bt1。 clk_reg,clk_regbt:out std_logic )。本課題采用一種基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計(jì)方案,首先分析了 IIR 數(shù)字濾波器的原理及設(shè)計(jì)方法，然后通過 QUARTUSⅡ的設(shè)計(jì)平臺(tái)，采用模塊化、層次化的設(shè)計(jì)思想將整個(gè) IIR 數(shù)字濾波器分為四個(gè)功能模塊：時(shí)序控制模塊、延時(shí)模塊、補(bǔ)碼乘加模塊、累加模塊。在清零信號(hào)為“0”的前提，時(shí)序控制模塊在時(shí)鐘 clk 上升沿的作用下產(chǎn)生兩個(gè)信號(hào) CLK_REG 及CLK_REGBT，其中 CLK_REG 信號(hào)用來作為延時(shí)模塊、補(bǔ)碼乘加模塊和累加模塊的輸入時(shí)鐘，CLK_REGBT 每隔 6 個(gè)時(shí)鐘產(chǎn)生一個(gè)高電平作為這三個(gè)模塊的復(fù)位信號(hào)。由于QUARTUSⅡ的 LPM 庫中乘法運(yùn)算為無符號(hào)數(shù)的陣列乘法，所以使用時(shí)需要先將兩個(gè)補(bǔ)碼乘數(shù)轉(zhuǎn)換為無符號(hào)數(shù)相乘后，再將乘積轉(zhuǎn)換為補(bǔ)碼乘積輸出。 時(shí)序控制模塊的設(shè)計(jì)與仿真結(jié)果分析時(shí)序控制模塊主要用來產(chǎn)生對(duì)其它模塊的時(shí)序控制信號(hào)。 硬件描述語言 VHDL 及數(shù)字系統(tǒng)設(shè)計(jì)方法 硬件描述語言 VHDL 簡介硬件描述語言(Very High Speed Integrated Circuit Hardware Description Language, VHDL)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）11因此 VHDL 幾乎覆蓋了以往各種硬件描述語言的功能。第 8 個(gè)時(shí)鐘后，累加器將其數(shù)據(jù)輸出，即 ，并對(duì)累加器清零，同時(shí)將 寄存器數(shù)據(jù)送入 寄存器，將 寄)(nY)1(?nX)2(?nX)(nX存器數(shù)據(jù)送入 寄存器，同理， 。由式()可以看出，按照這種設(shè)計(jì)方法，要用到 5 個(gè)乘法器和 6 個(gè)加法器。1. IIR 數(shù)字濾波器的模擬轉(zhuǎn)換設(shè)計(jì)法利用模擬濾波器成熟的理論和設(shè)計(jì)方法來設(shè)計(jì) IIR 數(shù)字濾波器是經(jīng)常使用的方法。關(guān)鍵詞：電子設(shè)計(jì)自動(dòng)化，IIR 數(shù)字濾波器（無限長沖激響應(yīng)） ，現(xiàn)場(chǎng)可編程門陣列，硬件描述Abstract: A kind of IIR digital filter design method was introduced in the paper, which is based on FPGA. By used the design plant of QUARTUSⅡ, we adopt blocking method named “Topdown ” and divide the entire IIR digital filter into four blocks, which are Clock control, Time delay, Multiplyaddition and Progression. After described with VHDL, we do emulate and synthesis to each block. The result shows that, the introduced IIR digital filter runs fast, and the coefficient changes agility. It has high worth for consulting.Keywords: electronic design automation, iir digital filter, field programmable gate array, very high speed integrated circuit hardware description language (VHDL)淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）2淮陰師范學(xué)院畢業(yè)論文（設(shè)計(jì)）3目 錄1. 序 言 ...................................................................................................................3 數(shù)字 濾波器及其硬件實(shí)現(xiàn)方 法 ......................................................................3 IIR 數(shù)字濾波器概念 ........................................................................................3 IIR 數(shù)字濾波器的硬件實(shí)現(xiàn)方案 ..................................................................53. EDA 技術(shù)和可編程邏輯器件 ...........................................................................8 電子設(shè)計(jì)自動(dòng)化 EDA 技術(shù) ............................................................................8 可編程邏輯器件 ..............................................................................................9 硬件描述語言 VHDL 及數(shù)字系統(tǒng)設(shè)計(jì)方法 ...............................................94. IIR 數(shù)字濾波器的設(shè)計(jì)與仿真結(jié)果分析 ........................................................10 各模塊的設(shè)計(jì)與仿真結(jié)果分析 ...................