【正文】 其中，STD_LOGIC_ARITH程序包是SYNOPSYS 公司加入IEEE標(biāo)準(zhǔn)庫程序包，包括STD_LOGIC_UNSIGNED（無符號數(shù)）程序包和STD_LOGIC_SIGNED（有符號數(shù)）程序包，STD_LOGIC_SMALL_INT(小整型數(shù))程序包。end struc注：常用VHDL庫有IEEE標(biāo)準(zhǔn)庫，STD庫和WORK庫。U3 : smultadd1 port map(clk_reg,clk_regbt,a0,a1,a2,b0,b1,f0,f1,f2,f3,f4,e )。beginU1 : control port map(clk,res,clk_reg,clk_regbt)。signal f3,f4,e,g:std_logic_vector(8 downto 0)。end ponent。 yout:in std_logic_vector(8 downto 0)。ponent addynport (clk:in std_logic。yout:out std_logic_vector(8 downto 0))。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。end ponent。 x0,x1,x2:out std_logic_vector(4 downto 0)。 yout:in std_logic_vector(8 downto 0)。ponent delayport (clk:in std_logic。 clk_reg,clk_regbt:out std_logic )。end iir。 xn:in std_logic_vector(4 downto 0)。 res:in std_logic。use 。use 。end bhv。 end if 。 y_out=y_ou+y_out。139。 elsif (clk39。139。architecture bhv of addyn issignal y_out,y_ou:std_logic_vector(8 downto 0)。 youtput:out std_logic_vector(8 downto 0))。 res:in std_logic。use 。use 。end bhv。end if。end if。yout(7 downto 0)=tppp。yout(8)=ytmp(8)。139。139。ytmp=ytmp+p。139。elsif (clk_regbt39。039。 then t=000。process(clk_reg,clk_regbt)beginif clk_reg=39。) when (tmpb=00000) else tp2namp。p=(others=39。139。139。tp=taa*tbb。) else tb。 when (tbn=39。 將輸入轉(zhuǎn)換為補碼tbb=not tb +39。139。139。tbn=tmpb(4)。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）26tb=tmpb(3 downto 0)。)。tmpb=x0 when t=0 elsex1 when t=1 elsex2 when t=2 elsey0 when t=3 elsey1 when t=4 else (others=39。039。signal ytmp,p:std_logic_vector(8 downto 0)。signal tmpa,tmpb:std_logic_vector(4 downto 0)。signal t:std_logic_vector(2 downto 0)。end smultadd1。y0,y1:in std_logic_vector(8 downto 0)。entity smultadd1 is port (clk_regbt,clk_reg:in std_logic。use ?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）25補碼乘加模塊程序library ieee。 end process。y0=reg_y0。x1=reg_x1。 實現(xiàn)延時end if。reg_y1=reg_y0。reg_x1=reg_x0。139。elsif (clk39。reg_y0=000000000。reg_x1=00000。139。signal reg_y0,reg_y1:std_logic_vector(8 downto 0)。end delay。 x0,x1,x2:out std_logic_vector(4 downto 0)。 xn:in std_logic_vector(4 downto 0)。entity delay is port (clk:in std_logic。use ?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計）24延時模塊程序library ieee。 end process。 end if。clk_en=39。 else counter=0。 counter=counter+1。)then if( counter6)then clk_en=39。event and clk=39。 count_bt=0。139。clk_reg=not clk and not clk_en。 signal clk_en:std_logic。end。entity control is port( clk,res:in std_logic。use 。李老師淵博的知識、嚴(yán)謹(jǐn)科學(xué)的治學(xué)態(tài)度和工作作風(fēng)將給我以后的學(xué)習(xí)和工作起著模范和激勵的作用，在此對李正老師表示深深的敬意和衷心的感謝！此外，我在畢業(yè)設(shè)計期間還得到許多老師、同學(xué)、朋友的幫助，在此亦表示衷心的感謝!淮陰師范學(xué)院畢業(yè)論文（設(shè)計）23附錄 1 各模塊 VHDL 程序時序控制模塊程序library ieee。從選題到論文的完成，都凝聚著李正老師的辛勞和汗水。經(jīng)典實例淮陰師范學(xué)院畢業(yè)論文（設(shè)計）21參考文獻(xiàn)[1] 劉凌，胡永生譯．?dāng)?shù)字信號處理的 FPGA 實現(xiàn)[M]．北京：清華大學(xué)出版社．2022．[2] 丁玉美，高西全．?dāng)?shù)字信號處理[M]．西安：西安電子科技大學(xué)出版社．2022．[3] 潘松，黃繼業(yè)．EDA 技術(shù)實用教程[M]．北京：科學(xué)出版社．2022．[4] 潘松，王國棟．VHDL 實用教程[M]．成都：電子科技大學(xué)出版社．2022．[5] 倪向東．基于 FPGA 的四階 IIR 數(shù)字濾波器[J]．電子技術(shù)應(yīng)用，2022．[6] 王衛(wèi)兵．高階 IIR 數(shù)字濾波器的 FPGA 描述[J]．電子元器件，2022:34．[7] 黃任．VHDL 入門但由于有限精度算法問題致使仿真結(jié)果存在一定的誤差，針對這一問題可以通過增加二進制位數(shù)來提高系統(tǒng)的運算精度。分別對各模塊采用語言 VHDL 進行描述后，進行了仿真和綜合。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）19圖 38 四階 IIR 數(shù)字濾波其的頂層原理淮陰師范學(xué)院畢業(yè)論文（設(shè)計）20結(jié) 束 語為期三個月的畢業(yè)設(shè)計即將結(jié)束，在這期間我經(jīng)歷了從查資料、分析課題到學(xué)習(xí)軟件、設(shè)計程序、調(diào)試、總結(jié)經(jīng)驗教訓(xùn)及書寫畢業(yè)論文的過程。圖 38 給出了一個四階 IIR 數(shù)字濾波器實現(xiàn)的原理圖，具體的工作原理與二階 IIR 數(shù)字濾波器類似，在此本節(jié)即不再細(xì)述。如果采用二階節(jié)級聯(lián)實現(xiàn)，一方面各基本節(jié)的零點、極點可以很方便地單獨進行調(diào)整，另一方面可以降低對二進制數(shù)位數(shù)的要求。a0=2,a1=a2=b0=b1=1計算值 0 2 3 8 14 22 34仿真值 0 2 4 9 17 27 41由表 可見，仿真值結(jié)果正確，只是與真值之間存在一定的誤差，仿真值越大時誤差越大，這是由于有限精度算法所引起的誤差，經(jīng)累加器累加后使得誤差變得越來越大，要解決這一問題可以通過增加二進制位數(shù)來提高系統(tǒng)的運算精度。a0=a1=a2=b0=b1=1計算值 0 1 4 11 24 47 80仿真值 0 1 4 11 25 43 69輸入數(shù)據(jù) Xn={0,1,0,1,0,1}。并將仿真值和計算值進行了比較，如表 中所示。補碼乘加模塊的輸出一部分送入延時模塊以實現(xiàn)信號的反饋，另一部分則送入到累加模塊，在累加模塊中進行結(jié)果累加后輸出，得到最終結(jié)果。延時模塊在接收到CLK_REG 高電平信號時清零輸出端，接收到低電平時，在 CLK_REGBT 上升沿的作用下對輸入信號進行延時，以實現(xiàn)一次延時運算，而后將延時信號輸出，送給補碼乘加模塊。為了便于理解整個系統(tǒng)的設(shè)計，現(xiàn)將系統(tǒng)