基于vhdl的iir數(shù)字濾波器的設(shè)計(jì)-資料下載頁(yè)
2025-06-26 12:32本頁(yè)面
【正文】 end if。x0=reg_x0。x1=reg_x1。x2=reg_x2。y0=reg_y0。y1=reg_y1。 end process。end bhv?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）25補(bǔ)碼乘加模塊程序library ieee。use 。use 。use 。entity smultadd1 is port (clk_regbt,clk_reg:in std_logic。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。y0,y1:in std_logic_vector(8 downto 0)。yout:out std_logic_vector(8 downto 0))。end smultadd1。architecture bhv of smultadd1 issignal tan,tbn,tp2n:std_logic。signal t:std_logic_vector(2 downto 0)。signal ta,tb,taa,tbb:std_logic_vector(3 downto 0)。signal tmpa,tmpb:std_logic_vector(4 downto 0)。signal tp,tpp,tppp:std_logic_vector(7 downto 0)。signal ytmp,p:std_logic_vector(8 downto 0)。begin tmpa=a0 when t=0 elsea1 when t=1 elsea2 when t=2 elseb0 when t=3 elseb1 when t=4 else (others=39。039。)。tmpb=x0 when t=0 elsex1 when t=1 elsex2 when t=2 elsey0 when t=3 elsey1 when t=4 else (others=39。039。)。ta=tmpa(3 downto 0)?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）26tb=tmpb(3 downto 0)。tan=tmpa(4)。tbn=tmpb(4)。taa=not ta +39。139。 when (tan=39。139。) else ta。 將輸入轉(zhuǎn)換為補(bǔ)碼tbb=not tb +39。139。 when (tbn=39。139。) else tb。tp2n=tan xor tbn。tp=taa*tbb。 完成補(bǔ)碼相乘運(yùn)算tpp=not tp +39。139。 when (tp2n=39。139。) else tp。p=(others=39。039。) when (tmpb=00000) else tp2namp。tpp。process(clk_reg,clk_regbt)beginif clk_reg=39。139。 then t=000。ytmp=(others=39。039。)。elsif (clk_regbt39。event and clk_regbt=39。139。) thenif t5 then t=t+1。ytmp=ytmp+p。 完成補(bǔ)碼相乘后的相加運(yùn)算elsif(t=5) then if ytmp(8)=39。139。 thentppp=not ytmp(7 downto 0)+39。139。yout(7 downto 0)=tppp。yout(8)=ytmp(8)。else tppp=ytmp(7 downto 0)。yout(7 downto 0)=tppp。yout(8)=ytmp(8)。end if。end if。end if。end process。end bhv?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）27累加模塊程序library ieee。use 。use 。use 。entity addyn isport (clk:in std_logic。 res:in std_logic。 yout:in std_logic_vector(8 downto 0)。 youtput:out std_logic_vector(8 downto 0))。end addyn。architecture bhv of addyn issignal y_out,y_ou:std_logic_vector(8 downto 0)。begin process(res,clk) begin if res=39。139。 then youtput=000000000。 elsif (clk39。event and clk=39。139。) then y_ou=yout。 y_out=y_ou+y_out。 實(shí)現(xiàn)累加功能 youtput=y_out。 end if 。 end process。end bhv?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）28頂層模塊程序library ieee。use 。use 。use 。entity iir is port (clk:in std_logic。 res:in std_logic。 a0,a1,a2,b0,b1:in std_logic_vector(4 downto 0)。 xn:in std_logic_vector(4 downto 0)。 youtput:out std_logic_vector(8 downto 0))。end iir。architecture struc of iir isponent controlport( clk,res:in std_logic。 clk_reg,clk_regbt:out std_logic )。end ponent。ponent delayport (clk:in std_logic。 res:in std_logic。 yout:in std_logic_vector(8 downto 0)。 xn:in std_logic_vector(4 downto 0)。 x0,x1,x2:out std_logic_vector(4 downto 0)。 y0,y1:out std_logic_vector(8 downto 0))。end ponent。ponent smultadd1port (clk_reg,clk_regbt:in std_logic。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)?；搓帋煼秾W(xué)院畢業(yè)論文（設(shè)計(jì)）29y0,y1:in std_logic_vector(8 downto 0)。yout:out std_logic_vector(8 downto 0))。end ponent。ponent addynport (clk:in std_logic。 res:in std_logic。 yout:in std_logic_vector(8 downto 0)。 youtput:out std_logic_vector(8 downto 0))。end ponent。signal f0,f1,f2:std_logic_vector(4 downto 0)。signal f3,f4,e,g:std_logic_vector(8 downto 0)。signal clk_reg,clk_regbt:std_logic。beginU1 : control port map(clk,res,clk_reg,clk_regbt)。U2 : delay port map(clk_reg,res,e,xn,f0,f1,f2,f3,f4 )。U3 : smultadd1 port map(clk_reg,clk_regbt,a0,a1,a2,b0,b1,f0,f1,f2,f3,f4,e )。U4 : addyn port map (clk_reg,res,e,youtput)。end struc注：常用VHDL庫(kù)有IEEE標(biāo)準(zhǔn)庫(kù)，STD庫(kù)和WORK庫(kù)。IEEE標(biāo)準(zhǔn)庫(kù)包括STD_LOGIC_1164程序包和STD_LOGIC_ARITH程序包。其中，STD_LOGIC_ARITH程序包是SYNOPSYS 公司加入IEEE標(biāo)準(zhǔn)庫(kù)程序包，包括STD_LOGIC_UNSIGNED（無(wú)符號(hào)數(shù)）程序包和STD_LOGIC_SIGNED（有符號(hào)數(shù)）程序包，STD_LOGIC_SMALL_INT(小整型數(shù))程序包。
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