【正文】 的運行過程進(jìn)行說明： 圖 36 IIR 數(shù)字濾波器頂層原理圖系統(tǒng)先開始處于初始狀態(tài)，當(dāng)清零信號為“1”時，對整個系統(tǒng)進(jìn)行清零。頂層模塊設(shè)計程序見附錄 1。 頂層模塊設(shè)計頂層模塊設(shè)計采用了原理圖輸入方法，原理圖輸入方式非常直觀，便于信號觀察和電路的調(diào)節(jié)。符合設(shè)計要求。 即該模塊主要實現(xiàn) youtput=yout+youtput(n1)的算法，模塊的符號如圖 34(a)所示。補碼乘加模塊程序見附錄1。淮陰師范學(xué)院畢業(yè)論文（設(shè)計）14圖 33(a) 補碼乘加模塊圖圖 33(b) 補碼乘加模塊仿真圖補碼乘加模塊仿真圖如圖35所示，clk_regbt及clk_reg為輸入時鐘，由時序控制模塊提供。每個二階節(jié)完成一次運算共需要 6 個時鐘周期，而且需采用各自獨立的 MAC 實現(xiàn)兩級流水線結(jié)構(gòu)，即每個數(shù)據(jù)經(jīng)過兩個二階節(jié)輸出只需要 6 個時鐘周期。為了避免過多地使用210210 ???????nnn ybxaxay乘法器，本設(shè)計中乘加單元（MAC）的乘法器采用陣列乘法器，以提高運算速度。 補碼乘加模塊的設(shè)計與仿真結(jié)果分析補碼乘加模塊主要用來實現(xiàn)輸入序列 、 與系數(shù) 、 分別相乘后再相加??)(nX)(Yiaib的過程。經(jīng)第四個時鐘后． ． ． ． ． ．由此可見該模塊仿真值正確。經(jīng)第二個時鐘后 x0、xxy0、y1 的值分別為 2，1，0，2，1。程序見附錄二。時序控制模塊程序見附錄 1。輸出的兩個時鐘信號正好控制延時模塊、補碼乘加模塊和累加模塊的模塊的運行。模塊的符號如圖 31(a)所示，輸入信號 CLK 是時鐘信號，RES 是復(fù)位信號，CLK_REG 及 CLK_REGBT 是輸出信號。以下就各個模塊的實現(xiàn)及仿真作簡要的分析。所以本次設(shè)計采用利用 VHDL 語言的數(shù)字系統(tǒng)設(shè)計方法。VHDL 語言的效率之一，就是如果你的設(shè)計是被綜合到一個 FPGA或 CPLD 的話，則可以使你設(shè)計的產(chǎn)品以最快的速度上市。在傳統(tǒng)的硬件電路設(shè)計中，最后形成的主要文件是電路原理圖，而采用 VHDL 語言設(shè)計系統(tǒng)硬件電路時主要的設(shè)計文件是 VHDL語言編寫的源程序。在使用 VHDL 語言設(shè)計硬件電路時，可以免除編寫邏輯表達(dá)式或真值表的過程，使得設(shè)計難度大大下降，從而也縮短了設(shè)計周期。由于設(shè)計的主要仿真和調(diào)試過程在高層次上完成，這一方面有利于提高了設(shè)計的效率。 利用 VHDL 設(shè)計數(shù)字系統(tǒng)利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計方法相比，具有以下優(yōu)點:(TOPDOWN)的設(shè)計方法。它主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，非常適用于可編程邏輯芯片的應(yīng)用設(shè)計。所以 FPGA 得到了更普遍的應(yīng)用。FPGA 具備陣列型 PLD 的特點，結(jié)構(gòu)又類似掩膜可編程門陣列，因而具有更高的集成度和更強大的邏輯實現(xiàn)功能，使設(shè)計變得更加靈活和易實現(xiàn)。隨著技術(shù)的發(fā)展，簡單 PLD 在集成度和性能方面的局限性也暴露出來?；谝陨喜蛔悖藗冮_始追求貫穿整個設(shè)計過程的自動化，即電子系統(tǒng)設(shè)計自動化。這個階段在集成電路與電子系統(tǒng)方法學(xué)，以及設(shè)計工具集成方面取得了眾多成果，與 CAD 相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè)計和結(jié)構(gòu)設(shè)計，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，實現(xiàn)了工程設(shè)計。這個階段主要分別研制了一個個單獨的軟件工具，主要有電路模擬、邏輯模擬、版圖編輯、PCB 布局布線等，通過計算機的使用，從而可以把設(shè)計人員從大量繁瑣、重復(fù)的計算和繪圖工作中解脫出來。3. EDA 技術(shù)和可編程邏輯器件 電子設(shè)計自動化 EDA 技術(shù)EDA 是 Electronic Design Automation 的縮寫，意為電子設(shè)計自動化，即利用計算輸入 X(n)X(n1)X(n2)Y(n2)Y(n1)b0kb1ka2ka1ka0k輸出 Y(n)累 加 器圖 13 改進(jìn)型實現(xiàn)框圖淮陰師范學(xué)院畢業(yè)論文（設(shè)計）10機自動完成電子系統(tǒng)的設(shè)計。接著再進(jìn)行下)1(?X 1),(?YY一次運算。接下的 6 個時鐘進(jìn)行類似的操作。 圖 13 中的 作為 FPGA 接口上的 A/D 器件的轉(zhuǎn)換數(shù)據(jù)輸入寄存器，各寄存器內(nèi)的)(nX數(shù)據(jù)與各自的系數(shù)的最高位相乘后，送入累加器相加，并且其和向左移一位，以實現(xiàn)乘2 運算。其加法可以直接調(diào)用軟件的庫實現(xiàn)。二階 IIR 的一般表示形式為： ()210210 ???????nnnnn ybxaxay這里 是輸入序列， 是輸出序列， 和 是系數(shù)。knknknyx2121,??按此方法設(shè)計的優(yōu)點是避免了占主要運算量的乘法運算，節(jié)省了 FPGA 的硬件資源，缺點與 FIR 濾波器利用 ROM 方法設(shè)計相同，即使用不夠靈活。數(shù)據(jù)輸入 串行移入 SR1 和 SR2，由抽頭處得到 ，每計算出一個 值后，nx knknx21,?ny便并行加載到 SR3 中，然后串行移入 SR4，并在抽頭處得到 和 。二階 IIR 的一般表示形式為： ()210210 ?????nnnnn ybxaxay其中 是輸入序列， 是輸出序列， 和 是系數(shù)。對于 FPGA 的設(shè)計來說，這種方法的缺點是比較耗費資源。：直接相乘累加式對于二階的 IIR 數(shù)字濾波器，其傳遞函數(shù)為： ()?)(zH210??zba濾波器信號流圖見圖 11，在第 n 時刻， 是當(dāng)時的輸入樣本； 是 n 時刻的 IIR)(X)(Y濾波器的輸出： )2()1()(0???dbnXd淮陰師范學(xué)院畢業(yè)論文（設(shè)計）7 ()210 )()()( andandY???因此，可以用硬件乘法器和硬件加法器來實現(xiàn)乘法和加法。FPGA 的實現(xiàn)包括其自帶的核的實現(xiàn)方法和自編程實現(xiàn)方法。 IIR 數(shù)字濾波器的硬件實現(xiàn)方案濾波器的實現(xiàn)主要包括兩大類：DSPTMS320 系列芯片的實現(xiàn)和 ISP 器件的實現(xiàn)（主要包括 FPGA 和 CPLD） 。可通過移動零極點位置或增加（減少）零極點，進(jìn)行修正。上面的結(jié)論及方法提供了一種直接設(shè)計濾波器的方法。下述介紹的在數(shù)字域直接設(shè)計 IIR 數(shù)字濾波器的設(shè)計方法，其特點是適合設(shè)計任意幅度特性的濾波器。2. IIR 數(shù)字濾波器的零極點累試法上述介紹的模擬轉(zhuǎn)換設(shè)計法實際上是數(shù)字濾波器的一種間接設(shè)計方法，而且幅度特性受到所選模擬濾波器特性的限制。設(shè)計過程是：按照技術(shù)要求設(shè)計一個模擬濾波器，得到濾波器的傳輸函數(shù) ，再按一)(sHa定的轉(zhuǎn)換關(guān)系將 轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù) 。 圖 11 直接型結(jié)構(gòu) IIR 數(shù)字濾波器的設(shè)計方法IIR 數(shù)字濾波器的設(shè)計方法通常有模擬轉(zhuǎn)換法、零極點累試法和優(yōu)化設(shè)計法。 IIR 數(shù)字濾波器的基本結(jié)構(gòu)IIR 數(shù)字濾波器有直接型、級聯(lián)型和并聯(lián)型三種基本結(jié)構(gòu)。 IIR 數(shù)字濾波器的原理一個數(shù)字濾波器的系統(tǒng)函數(shù) 可以表示為：)(zH = = ()()zXY???NjjMiizba10直接由 得出表示輸入輸出關(guān)系的常系數(shù)線性差分方程為：)(zH淮陰師范學(xué)院畢業(yè)論文（設(shè)計）5 ()?)(ny??Miixa0)(?Njjnyb1)(式中 、 為濾波系數(shù)，當(dāng) 均為零時，該濾波器為 FIR 數(shù)字濾波器，當(dāng) 不均為ia1?jb?j 1?jb零時，則為 IIR 數(shù)字濾波器。數(shù)字濾波器具有穩(wěn)定性好、精度高、靈活性大等突出優(yōu)點。 數(shù)字濾波器及其硬件實現(xiàn)方法 IIR 數(shù)字濾波器概念數(shù)字濾波器是完成信號濾波處理功能的，用有限精度算法實現(xiàn)的離散時間線性非時變系統(tǒng)。分別對各模塊采用 VHDL 進(jìn)行描述后，進(jìn)行了仿真和綜合，取得了較好的設(shè)計效果。VHDL 語言是 EDA 設(shè)計中常用的一種 IEEE 標(biāo)準(zhǔn)語言，其具有覆蓋面廣、描述能力強、可讀性好、支持大規(guī)模設(shè)計及邏輯單元利用等優(yōu)點，因此受到越來越多的電子工程師的青睞。這些技術(shù)的使用使得現(xiàn)代電子產(chǎn)品的體積減小、性能增強、集成化程度提高，與此同時其可編程能力也得以提高。仿真結(jié)果表明，本課題所設(shè)計的IIR 數(shù)字濾波器運算速度較快,系數(shù)改變靈活，有較好的參考價值。畢 業(yè) 設(shè) 計 說 明 書學(xué)生姓名 學(xué) 號 170602045院 (系) 物理與電子電氣工程學(xué)院專 業(yè) 電子信息科學(xué)與技術(shù)題 目 基于 VHDL 的 IIR 數(shù)字濾波器的設(shè)計指導(dǎo)教師 教授/碩士2022 年 5 月淮陰師范學(xué)院畢業(yè)論文（設(shè)計）1摘 要:本課題采用一種基于 V