【文章內(nèi)容簡介】 指定階數(shù)）和 Minimum order（最小階數(shù)）。在 Specify order 中填入所要設計的濾波器的階數(shù)（ n階濾波器， specify order＝ n1），如果選擇 Minimum order則 matlab 根據(jù)所選擇的濾波器類型自動使用最小階數(shù)。 本次作業(yè)要求設計 16階濾波器，所以選定 Specify order 并填入 15。 Frenquency Specifications 選項，可以詳細定義頻帶的各參數(shù)，包括采樣頻率 Fs和頻帶的截止 頻率。它的具體選項由 Response Type選項和 Design Metho選項決定 。我們要求的 Lowpass（低通）濾波器只需要定義 Fs=80 KHz、 Fc=10 KHz。 本次課設中的參數(shù)全部設定后的結果如圖 51所示。 圖 51 參數(shù)全部設定后圖 13 參數(shù)設定完畢，單擊工具窗口下方的 Design Filter 按鈕，就開始進行相關參數(shù)計算。在計算結果中可以看到該濾波器的一些相關曲線，如幅頻響應（如圖52）、相頻響應（如圖 53）、沖激響應（如圖 54）等。圖形如下： 圖 52 幅頻響應曲線 圖 53 相頻響應曲線 14 圖 54 沖激響應 計算的結果可通過 File 下拉菜單中的 Export 命令取出，點擊 Export 打開Export 對話框（如圖 55），點擊 Export 按鈕可將濾波器系數(shù)數(shù)據(jù)存放到當前工作空間，并以 Num命名。 圖 55 沖激系數(shù)輸出對話框 保存并關閉濾波器設計分析工具回到 matlab主窗口，在命令編輯區(qū)輸入 Num可得到工具的計算結果（如圖 56）。 圖 56 輸出在 matlab的沖激系數(shù) 對 FIR 濾波器的系數(shù)進行調(diào)整，做整數(shù)化操作?？傻玫綖V波器整數(shù)化的系 數(shù)為 [31 88 106 54 70 239 401 499 499 401 239 70 54 106 88 31]，如圖 57所示： 15 圖 57 整數(shù)化后的沖激系數(shù) 單元器件的編輯及仿真 、寄存器模塊 在本次課設中延遲單元可用寄存器來替代，寄存器用于寄存一組二值代碼，只要求它們具有置 置 0的功能即可。在本設計中使用帶異步復位 rst 端的 D觸發(fā)器，當 rst=1 時，輸出信號 q=0，當 rst=0 且上升沿脈沖到達時 q=d，即延遲了一個在周期。 其程序代碼如下： LIBRARY ieee。 USE 。 ENTITY jicunqi IS PORT (rst,clk: IN STD_LOGIC。 d:IN STD_LOGIC_VECTOR (9 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (9 DOWNTO 0))。 END jicunqi。 ARCHITECTURE dff16 OF jicunqi IS BEGIN PROCESS (rst,clk) BEGIN IF(rst=39。139。)THEN q=(OTHERS=39。039。)。 ELSIF(clk39。EVENT AND clk=39。139。)THEN q=d。 END IF。 END PROCESS。 END dff16。 程序編譯后就可進行仿真，仿真結果如圖 58 所示： 圖 58 寄存器模塊 仿真結果 16 由上圖可知，與預期相符，即設計正 確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 59 所示。 圖 59 寄存器元件圖 、加法器模塊 即實現(xiàn)兩個有符號數(shù)的相加運算。即將輸入的兩數(shù)，在時鐘脈沖到來時相加運算，輸出結果。在本設計中共有 8個： 兩個 10位有符號數(shù)相加產(chǎn)生一個 11位有符號數(shù)的加法器、一個 18 位和 19位有符號數(shù)相加產(chǎn)生 20 位有符號數(shù)的加法器、一個兩個 20 位有符號數(shù)相加產(chǎn)生一個 21 位有符號數(shù)的加法器、一個兩個 19 位有符號數(shù)相加產(chǎn)生一個 20 位有符號位數(shù)的加法器、一個 20 位和 21 位有符號數(shù)相加產(chǎn)生 22 位有符號數(shù)的加法 器，以及一個 20位和 22 位有符號數(shù)相加產(chǎn)生 23 位有符號數(shù)的加法器電路。具體如下： ⑴ 兩個 10 位有符號數(shù)相加產(chǎn)生一個 11 位有符號數(shù)的加法器設計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY add101011 IS PORT(a,b: IN SIGNED(9 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(10 DOWNTO 0))。 END add101011。 ARCHITECTURE sum101011 OF add101011 IS BEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(9)amp。a)+(b(9)amp。b)。 END IF。 END PROCESS。 END sum101011。 程序編譯后就可進行仿真，仿真結果如圖 510 所示： 17 圖 510 兩個 10 位有符號數(shù)相加結 果波形圖 由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 511 所示 圖 511 兩個 10 位有符號數(shù)相加元件圖 ⑵ 18 位和 19 位有符號數(shù)相加產(chǎn)生 20 位有符號數(shù)的加法器設計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY add181920 IS PORT(a: IN SIGNED(17 DOWNTO 0)。 b: IN SIGNED(18 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(19 DOWNTO 0))。 END add181920。 ARCHITECTURE sum7023918 OF add181920 IS BEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(17)amp。a(17)amp。a)+(b(18)amp。b)。 END IF。 END PROCESS。 END sum7023918。 程序編譯后就可進行仿真，仿真結果如圖 512 所示： 圖 512 18 位和 19 位有符號數(shù)相加結果波形圖 由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 513 所示 圖 513 18 位和 19 位有符號數(shù)相加元件圖 18 ⑶ 兩個 20 位有符號數(shù)相加產(chǎn)生一個 21 位有符號數(shù)的加法器設計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY add202021 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(19 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(20 DOWNTO 0))。 END add202021。 ARCHITECTURE sum40149919 OF add202021 IS BEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(19)amp。a)+(b(19)amp。b)。 END IF。 END PROCESS。 END sum40149919。 程序編譯后就可進行仿真，仿真結果如圖 514所示： 圖 514 兩個 20 位有符號數(shù)相加結果波形圖 由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 515 所示 圖 515 兩個 20 位有符號數(shù)相加元件圖 ⑷ 兩個 19 位有符號數(shù)相加產(chǎn)生一個 20 位有符 號位數(shù)的加法器設計： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY add191920 IS PORT(a: IN SIGNED(18 DOWNTO 0)。 b: IN SIGNED(18 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(19 DOWNTO 0))。 END add191920。 ARCHITECTURE sum181819 OF add191920 IS BEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(18)amp。a)+(b(18)amp。b)。 END IF。 END PROCESS。 19 END sum181819。 程序編譯后就可進行仿真，仿真結果如圖 516 所示： 圖 516 兩個 19 位有符號數(shù)相加結果波形圖 由上圖可知，與預期相符，即設計正確，再將其生 成為一個元件以便后來調(diào)用，其生成圖如圖 517 所示 圖 517 兩個 19 位有符號數(shù)相加元件圖 ⑸ 20 位和 21 位有符號數(shù)相加產(chǎn)生 22 位有符號數(shù)的加法器： 由分析可寫出如下程序： LIBRARY ieee。 USE 。 USE 。 ENTITY add202122 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(20 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(21 DOWNTO 0))。 END add202122。 ARCHITECTURE sum192021 OF add202122 IS BEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(19)amp。a(19)amp。a)+(b(20)amp。b)。 END IF。 END PROCESS。 END sum192021。 程序編譯后就可進行仿真，仿真結果如圖 518 所示： 圖 518 20 位和 21 位有符號數(shù)相加結果波形圖 20 由上圖可知，與預期相符，即設計正確，再將其生成為一個元件以便后來調(diào)用，其生成圖如圖 519 所示 圖 519 20 位和 21 位有符號數(shù)相加元件圖 ⑹ 20 位和 22 位有符號數(shù)相加產(chǎn)生 23 位有符號數(shù)的加法器電路設計（最后一級帶舍位）： 在此加法器電路中在引入低位舍去功能只保留最終 10 位輸出，最終保留 10位輸出采用了直接取輸出 23 位數(shù)的高十位的方法，因此在輸出中近似等于除掉了 2^13即 8192以后的 結果。為了比較，特又引出了一個 23位全輸出引腳（ quan）。其程序如下： LIBRARY ieee。 USE 。 USE 。 ENTITY add202223 IS PORT(a: IN SIGNED(19 DOWNTO 0)。 b: IN SIGNED(21 DOWNTO 0)。 quan: OUT SIGNED(22 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(9 DOWNTO 0))。 END add202223。 ARCHITECTURE sum192110 OF add202223 IS BEGIN PROCESS(clk) VARIABLE c:SIGNED(22 DOWNTO 0)。 BEGIN IF(clk39。EVENT AND clk=39。139。)THEN c:=(a(19)amp。a(19)amp。a(19)amp。a)+(b(21)amp。b)。 END IF。 s=c(22 DOWNTO 13)。 quan= c。 END PROCESS。 END sum192110。 程序編譯后就可進行仿真，仿真結果如圖 520 所示 圖 520 20 位和 22 位有符號數(shù)相加 結果波形圖 由上圖可知，與預期相符，即設計正確，再將其生成