【文章內(nèi)容簡介】 應(yīng)濾波器的權(quán)系數(shù)向量w(n)使估計誤差的加權(quán)平方和最小。其中λ為遺忘因子，且0λ。自適應(yīng)濾波算法廣泛應(yīng)用于系統(tǒng)辨識、回波消除、自適應(yīng)譜線增強(qiáng)、自適應(yīng)信道均衡、語音線性預(yù)測、自適應(yīng)天線陣等諸多領(lǐng)域中。 本文濾波器的工作原理數(shù)據(jù)選擇器C1SELX（n）寄存器A2移位寄存器A1數(shù)據(jù)選擇器C1乘法器D1累加器E1寄存器G1減法器F寄存器G2乘法器D2移位寄存器B數(shù)據(jù)選擇器C1CLOCKstartClk1D(n)Clk2CS2CLOCK2181。 自適應(yīng)濾波器電路結(jié)構(gòu)圖,移位寄存器A1和寄存器A2用于存放輸入數(shù)據(jù)x(n)，移位寄存器B中存放的是權(quán)系數(shù)。當(dāng)采樣的輸入信號x(n)準(zhǔn)備好以后，應(yīng)發(fā)出一個準(zhǔn)備好的信號READY給濾波電路的控制器，它可以開始濾波了。下面將介紹濾波器從READY信號有效到濾波完畢這一過程中控制信號的值以及各寄存器的狀態(tài)。(1)READY上升沿出現(xiàn)到T1狀態(tài)來臨之前。這個時間段，外部采樣好的數(shù)據(jù)x(n)還沒有被送入到移位寄存器A1中，因此A1中存放的數(shù)據(jù)由左至右依次為x(n1)、x(n2)、x(n3)、x(n4)、x(n5)、x(n6)、x(n7)和x(n8)；寄存器A2中存放的數(shù)據(jù)是x(n9)；移位寄存器B中存放的是w(n,0)、w(n,1)、w(n,2)、w(n,3)、w(n,4)、w(n,5)、w(n,6)和w(n,7)；寄存器G1中存放的是y(n1)；G2中存放的是e(n1)。移位寄存器A1與寄存器A2的片選信號CS1從高電平變?yōu)榈碗娖剑ǖ碗娖接行В?；?shù)據(jù)選擇器C1的控制信號SEL維持低電平，C1選擇的是外部送進(jìn)來的采樣信號x(n)；累加器E1的清零信號在T1上升沿到來之前把E1清零；移位寄存器B的片選信號CS2與累加器E1的片選信號CS3此時都為無效。這樣，一旦T1到來，外部送來的采樣信號x(n)被送進(jìn)移位寄存器A1的最左端，與此同時，A1中的數(shù)據(jù)均自左向右移一位，x(n8)被這個上升沿送入寄存器A2。濾波器中的其他寄存器此時都不發(fā)生動作。(2)T1狀態(tài)。這期間各寄存器的狀態(tài)不難由T1的上升沿動作推測出來，移位寄存器A1中存放數(shù)據(jù)由左至右依次為x(n)、x(n1)、x(n2)、x(n3)、x(n4)、x(n5)、x(n6)與x(n7)；寄存器A2中存放的數(shù)據(jù)是x(n8)；移位寄存器B中存放的是w(n,0)、w(n,1)、w(n,2)、w(n,3)、w(n,4)、w(n,5)、w(n,6)和w(n,7)；寄存器G1中存放的是y(n1)；G2中存放的是e(n1)。進(jìn)入T1狀態(tài)以后，A1與A2的片選信號CS1繼續(xù)有效；數(shù)據(jù)選擇器C1的控制信號SEL變?yōu)楦唠娖?，C1選擇的是A1最右端送過來的數(shù)據(jù)x(n7)；移位寄存器B的片選信號CS2與累加器E1的片選信號CS3變?yōu)橛行?；累加器的清零信號CLR變?yōu)楦唠娖剑朔ㄆ鱀1完成乘法運算x(n7)w(n,7)，累加器完成加法運算，等到T2上升沿將加法結(jié)果送入累加器中的寄存器。同時由乘法器D數(shù)據(jù)選擇器C2以及加法器E2對權(quán)系數(shù)w(n,7)進(jìn)行更新。T1狀態(tài)結(jié)束時，加法器E2輸出的數(shù)據(jù)是w(n,7)+2μx(n8)e(n1)，T2上升沿將其送入移位寄存器B，完成w(n,7)的更新。(3)TT8狀態(tài)。這七個狀態(tài)濾波器的運行狀況與T1狀態(tài)完全一致，不同的是個寄存器存放的數(shù)據(jù)。濾波器的運算情況這里不在復(fù)述。(4)T9狀態(tài)。在一個運算周期的前8個時鐘內(nèi)，y(n)已經(jīng)計算完畢，w(n,0)~w(n,7)也被更新完畢，T9的上升沿將累加器內(nèi)部的加法器計算結(jié)果y(n)送入其內(nèi)部的寄存器，同時將更新后的w(n,0)送入B，權(quán)系數(shù)至此完全被更新。此后寄存器G的時鐘信號CLK1將y(n)送入G，寄存器G2的時鐘信號CLK2將減法器F計算的誤差e(n)送入G2。T4狀態(tài)還必須調(diào)整控制信號，為下個運算做準(zhǔn)備。A1與A2的片選信號CS1，B的片選信號CS2，累加器的片選信號CS3都變?yōu)闊o效；數(shù)據(jù)選擇器C1的控制信號SEL變?yōu)榈碗娖?，C1再次選擇外部送進(jìn)來的采樣信號。累加器E1的清零信號CLR變?yōu)榈碗娖健４撕?，濾波器進(jìn)入等待狀態(tài)，知道下一個READY信號的上升沿到來才使它重新啟動工作。4基于FPGA的自適應(yīng)濾波器的設(shè)計現(xiàn)場可編程門陣列(FPGA,Field Programmable Gate Array)的出現(xiàn)是超大規(guī)模集成電路(VLSI)技術(shù)和計算機(jī)輔助設(shè)計(CAD)技術(shù)發(fā)展的結(jié)果。FPGA器件集成度高、體積小、具有通過用戶編程實現(xiàn)專門應(yīng)用的功能。它允許電路設(shè)計者利用基于計算機(jī)的開發(fā)平臺，經(jīng)過設(shè)計輸入、仿真、測試和校驗，直至達(dá)到預(yù)期的結(jié)果。使用FPGA器件可以大大縮短系統(tǒng)的研制周期，減少資金的投入。更吸引人的是，采用FPGA器件可以將原來的電路板級產(chǎn)品集成為芯片級產(chǎn)品，從而降低了功耗，提高了可靠性，同時還可以很方便地對設(shè)計進(jìn)行在線修改。FPGA器件成為研制開發(fā)的理想器件，特別適用于產(chǎn)品的樣機(jī)開發(fā)和小批量的生產(chǎn)，因此有人也把FPGA稱為可編程的ASIC。如今，F(xiàn)PGA器件廣泛應(yīng)用于通信、自動控制、信息處理等諸多領(lǐng)域，越來越多的電子設(shè)計人員在使用FPGA，熟練掌握FPGA設(shè)計技術(shù)已經(jīng)是對電子設(shè)計工程師的基本要求。 基本設(shè)計方法傳統(tǒng)的系統(tǒng)硬件電路設(shè)計方法在EDA出現(xiàn)以前，人們采用傳統(tǒng)的硬件電路設(shè)計方法來設(shè)計系統(tǒng)。傳統(tǒng)的硬件電路采用自下而上（Bottom Up）的設(shè)計方法。其主要步驟是：根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖：然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進(jìn)行分化，合理地劃分功能模塊，并畫出系統(tǒng)功能框圖；接著就是進(jìn)行各功能的細(xì)化和電路設(shè)計；各功能模塊電路設(shè)計調(diào)試完畢以后，將各功能模塊的硬件電路連接起來，再進(jìn)行系統(tǒng)的調(diào)試；最后完成整個系統(tǒng)的硬件電路設(shè)計。從上述過程可以看到，系統(tǒng)硬件的設(shè)計是從選擇具體邏輯元器件開始的，并用這些元器件進(jìn)行邏輯電路設(shè)計，完成系統(tǒng)各獨立功能模塊設(shè)計，然后再將各功能模塊連接起來，完成整個系統(tǒng)的硬件設(shè)計。上述過程從最底層設(shè)計開始，到最高層設(shè)計完畢，故將這種設(shè)計方法稱為“自下而上”的設(shè)計方法。傳統(tǒng)的自下而上的硬件電路設(shè)計方法主要特征如下：1)采用通用的邏輯元器件；2)在系統(tǒng)硬件設(shè)計的后期進(jìn)行仿真和調(diào)試；3)主要設(shè)計文件是電原理圖；隨著大規(guī)模專用集成電路的開發(fā)和研制，為了提高開發(fā)的效率和增加已有開發(fā)成果的可繼承性，以及縮短開發(fā)時間，各種新興的EDA工具開始出現(xiàn)，特別是硬件描述語言HDL（Hardware Description Language）的出現(xiàn)，使得傳統(tǒng)的硬件電路設(shè)計方法發(fā)生了巨大變革，新興的EDA設(shè)計方法采用了自上而下（TopDown）的設(shè)計方法。所謂自上而下的設(shè)計方法，就是從系統(tǒng)要求出發(fā)，自上而下的逐步將設(shè)計內(nèi)容細(xì)化，最后完成系統(tǒng)的整體設(shè)計。各公司的EDA工具基本上都支持兩種標(biāo)準(zhǔn)的HDL，分別是VDHL和Verilog HDL。利用HDL語言對系統(tǒng)硬件電路的自上而下設(shè)計一般分為三個層次，：規(guī)格設(shè)計行為級描述行為級防真RLT級描述輸出門級網(wǎng)表門級防真，定時檢查邏輯綜合優(yōu)化RLT級防真 自上而下設(shè)計系統(tǒng)硬件的過程圖第一層次為行為描述，它是對整個系統(tǒng)的數(shù)學(xué)模型的描述。第二層次是寄存器傳輸描述RTL（又稱數(shù)據(jù)流描述）。第三層次是邏輯綜合。EDA自上而下的設(shè)計方法具有以下特點：1)電路設(shè)計更趨合理；2)采用系統(tǒng)早期仿真，從而可以在系統(tǒng)設(shè)計早期發(fā)現(xiàn)設(shè)計中存在的問題, 這樣就可以大大縮短系統(tǒng)的設(shè)計周期，降低費用；3)降低了硬件電路設(shè)計難度，采用HDL語言，可免除編寫邏輯表達(dá)式或真值表的過程，令設(shè)計難度大幅度下降，從而也縮短了設(shè)計周期；4)主要設(shè)計文件是用HDL語言編寫的源程序。 設(shè)計流程可編程邏輯器件的設(shè)計是利用EDA開發(fā)軟件和編程工具對器件開發(fā)的過程。高密度復(fù)雜可編程邏輯器件的設(shè)計流程如下圖所示。它包括設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真和器件編程及測試等七個步驟。 設(shè)計準(zhǔn)備在系統(tǒng)設(shè)計之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等準(zhǔn)備工作。一般采用自上而下的設(shè)計方法，也可采用傳統(tǒng)的自下而上的設(shè)計方法。：設(shè)計準(zhǔn)備設(shè)計輸入（原理圖，硬件描述語言，波形圖）設(shè)計處理（優(yōu)化，綜合適配，分割布局，布線）器件編程器件測試時序防真功能防真 設(shè)計輸入設(shè)計輸入將所設(shè)計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機(jī)的過程稱為設(shè)計輸入。設(shè)計輸入通常有以下集中形式：1)原理圖輸入方式2)硬件描述語言輸入方式3)波形輸入方式 功能仿真功能仿真也叫做前仿真。用戶所設(shè)計的電路必須在編譯之前進(jìn)行邏輯功能驗證，此時的仿