【文章內(nèi)容簡介】 期重復(fù)特性，且以折疊頻率即 1/2 抽樣頻率點(diǎn)呈 鏡像 對稱。為得到模擬信號，數(shù)字濾波器處理的輸出數(shù)字信號須經(jīng) 數(shù) 模轉(zhuǎn)換 、平滑。數(shù)字濾波器具有高精度、高可靠性、可程控改變特性或復(fù)用、便于集成等優(yōu)點(diǎn)。數(shù)字濾波器在 語言信號處理 、圖像信號處理、醫(yī)學(xué)生物信號處理以及其他應(yīng)用領(lǐng)域都得到了廣泛應(yīng)用。 數(shù)字濾波器有低通、高通、帶通、帶阻和全通等類型。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。應(yīng)用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 數(shù)字濾波器的分類 數(shù)字濾 波器有低通、高通、帶通、帶阻和全通等類型。它可以是時不變的或時變的、因果的或非因果的、線性的或非線性的。應(yīng)用最廣的是線性、時不變數(shù)字濾波器，以及 FIR 濾波器。 FIR 濾波器：有限長單位沖激響應(yīng)濾波器，是 數(shù)字信號處理 系統(tǒng)中最基本的元件，它可以在保證任意幅頻特性的同時具有嚴(yán)格的線性相頻特性，同時其單位 抽樣響應(yīng)是有限長的，因而濾波器是穩(wěn)定的系統(tǒng)。 鑒于 IIR 數(shù)字濾波器最大缺點(diǎn)：不易 做成線性相位，而現(xiàn)代圖像、語聲、數(shù)據(jù)通信對線性相位的要求是普遍的。 因此， FIR 濾波器在通信、圖像處理、 模式識別 等領(lǐng)域都有著廣泛的應(yīng)用。 FIR 數(shù)字濾波器的設(shè)計方法 FIR 濾波器設(shè)計方法以直接 逼近 所需離散時間系統(tǒng)的頻率響應(yīng)為基礎(chǔ)。設(shè)計方法過去主要包括窗函數(shù)法和最優(yōu)化方法（等同波紋法）。本文 主要采用模塊法。 在 本次 設(shè)計過程中，運(yùn)用 的是 Altera 公司的 Quartus II 軟 件 中的一款 DSP Builder 設(shè)計工具， 與 MATLAB 相結(jié)合， 利用 MATLAB 中自帶的濾波器模塊與 DSP Builder 中所包含的 FPGA 模塊構(gòu)建 FIR 數(shù)字濾波器，并在 Simulink中實(shí)現(xiàn)仿真。 3 FPGA DSP 系統(tǒng)設(shè)計分析 DSP 的基本概念 數(shù)字信號處理 (DSP)技術(shù)的迅速發(fā)展，已經(jīng)廣泛應(yīng)用于 3G 通信，網(wǎng)絡(luò)會議，多媒體系統(tǒng)，雷達(dá)聲納，醫(yī)學(xué)儀器，實(shí)時圖像識別以及民用電器等，而且所有這一切在功能實(shí)現(xiàn)，性能指標(biāo)與成本方面都在不斷增加其要求。 數(shù)字信號處理與模擬信號處理 相比有許多優(yōu)點(diǎn)，如相對于溫度和工藝的變化，數(shù)字信號要比模擬信號更穩(wěn)健，在數(shù)字表示中可以改變信號的字長來更好的控制精度，與模擬信號中信號和噪聲同時被放大不同， DSP 技術(shù)可以在放大信號的同時將噪聲和干擾去除，數(shù)字信號還可以不帶誤差的被存儲和恢復(fù)，發(fā)送和接收，處理和操控。 由于 DSP 與其他通用計算機(jī)技術(shù)互相區(qū)別的兩個重要特性是實(shí)時流量要求和數(shù)據(jù)驅(qū)動特性。與通用計算機(jī)技術(shù)先在緩存器存儲數(shù)據(jù)再按批作業(yè)處理不同，DSP 的硬件實(shí)現(xiàn)應(yīng)該首先滿足實(shí)時處理的流量約束的要求，從信號源周期地接受新的輸入采樣必須即時進(jìn)行處理。但是， 一旦硬件達(dá)到所要求的采樣率 ，就沒有必要提高計算的執(zhí)行速度了。 在 DSP 系統(tǒng)中，一旦所有的輸入數(shù)據(jù)有效，就可以執(zhí)行任何的處理任務(wù)或計算，在這個意義上，這些系統(tǒng)由數(shù)據(jù)流同步，而不是由系統(tǒng)的時鐘同步，這使得 DSP 系統(tǒng)可以利用沒有全局時鐘要求的異步電路， DSP 算法由對一個無限時間序列重復(fù)地執(zhí)行相同代碼不終止的程序來描述。 在處理或計算中，全部算法執(zhí)行一次稱為一個迭代。迭代周期是執(zhí)行算法的一個 迭代要求的時間，它的倒數(shù)是迭代率。 DSP 系統(tǒng)根據(jù)每秒處理的采樣率，用采樣率來表征，也稱為流量。 在進(jìn)行計算的組合邏輯電路中，從 輸入到輸出的最長路徑定義為關(guān)鍵通道。此時一個路徑的長度正比于它的計算時間。 DSP 系統(tǒng)通常是利用時序電路來實(shí)現(xiàn)的，其中關(guān)鍵通道是由任何兩個寄存元件（或延遲元件） 之間的最長路徑來定義的。關(guān)鍵通道的計算時間決定一個 DSP 系統(tǒng)的最小可處理的時鐘周期或最大的時鐘頻率。 等待時間定義為由系統(tǒng)接受相應(yīng)的輸入到產(chǎn)生一個輸出之間的時間差。對于只包含組合邏輯的系統(tǒng)，等待時間通常按照絕對的時間單位或者門延遲的數(shù)目表示。對于時序系統(tǒng)，等待時間通常按照時鐘周期數(shù)來表示。 DSP 系統(tǒng)的時鐘速率與它的采樣率一般是不相同的。 FPGA 實(shí)現(xiàn) DSP 的特點(diǎn) 要實(shí)現(xiàn)一個基本的數(shù)字信號處理系統(tǒng)，需要加法器，乘法器和存儲器。 FPGA內(nèi)部包括了上述的所有器件，因而成為實(shí)現(xiàn) DSP 的理想選擇。 要采用 FPGA 實(shí)現(xiàn) DSP 算法，必須經(jīng)過量化。 一般情況下， DSP 就是把輸入序列通過一定的運(yùn)算變換成輸出序列。可以采用如下公式表示 )()()( 01 knxknxny Mk kNk k ba ???? ?? ?? 在 公式 中 ，系數(shù) ak ， bk 通常都是通過理論計算或者 MATLAB 工具計算得到的。 前者采用的是無限精度，后者 采用的是雙精度浮點(diǎn)數(shù)。 無論是無限精度還是雙精度浮點(diǎn)數(shù)， FPGA 芯片都是無法直接處理的。所以必須將系數(shù) ak ， bk 進(jìn)行量化，以有限長的二進(jìn)制數(shù)的形式表示。量化采用的二進(jìn)制位數(shù)越多，精度越高，但耗費(fèi)的 FPGA 資源就越多，設(shè)計中根據(jù)系統(tǒng)的指標(biāo)對精度和資源進(jìn)行折衷。 對系數(shù)進(jìn)行量化后，還需要選取運(yùn)算結(jié)構(gòu)，不同的結(jié)構(gòu)所需的存儲器及乘法器資源是不同的，前者影響復(fù)雜度，后者影響運(yùn)算速度。此外，在有限精度（有限字長）情況下，不同運(yùn)算結(jié)構(gòu)的誤差 ，穩(wěn)定性是不同的。 對系數(shù)進(jìn)行量化并選取適當(dāng)運(yùn)算結(jié)構(gòu)后，便可以采用 FPGA 來實(shí)現(xiàn) DSP 系統(tǒng)了。 實(shí)現(xiàn)嵌入式 DSP 系統(tǒng)，已經(jīng)不能像一般的數(shù)字系統(tǒng)的設(shè)計那樣，從寄存器傳輸級利用硬件描述語言直接進(jìn)行描述， 而是要先脫離開硬件實(shí)現(xiàn)的結(jié)構(gòu)，從算法的角度對所涉及的系統(tǒng)進(jìn)行建模，方針和優(yōu)化。 FPGA 是具有極高并行度的信號處理引擎，能夠滿足算法復(fù)雜度不斷增加的應(yīng)用要求，通過并行方式提供極高性能的信號處理能力。 FPGA 的 DSP 系統(tǒng)實(shí)現(xiàn)高性能的數(shù)字信號處理，主要基于三個因素： (1) 高度的并行性： FPGA 能實(shí)現(xiàn)高性能數(shù)字信號處理是因 為 FPGA 是高度并 行處理的引擎，對于多通道的 DSP 設(shè)計是理想的器件 。 (2) 重構(gòu)的靈活性： FPGA 的硬件可再配置特性使其實(shí)現(xiàn)的高性能 DSP 具有極大的靈活性，對于所設(shè)想的算法可以用專門的定制結(jié)構(gòu)實(shí)現(xiàn)； (3) 最佳的性價比：隨著半導(dǎo)體工藝的線寬進(jìn)一步縮小，器件規(guī)模增加， FPGA價格不斷降低，可以花費(fèi)低的成本實(shí)現(xiàn)設(shè)計系統(tǒng)的集成化。 DSP Builder 設(shè)計工具 及設(shè)計規(guī)則 DSP Builder 是一個系統(tǒng)級（或算法級）設(shè)計工具 。 DSP Builder 將 The MathWorks MATLAB 和 Simulink 系統(tǒng)級設(shè) 計工具的算法開發(fā)、仿真和驗(yàn)證功能與 VHDL 綜合、仿真和 Altera 開發(fā)工具整合在一起，實(shí)現(xiàn)了這些工具的集成。 DSP Builder 構(gòu)架在多個軟件工具之上，并把系統(tǒng)級和 RTL 級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。 DSP Builder 依賴于Math Works 公司的數(shù)學(xué)分析工具 MATLAB/Simulink，以 Simulink 的 Blockset 出現(xiàn)，可以在 Simulink 中進(jìn)行圖形化設(shè)計和仿真，同時又通過 Signal Compiler 可以把 MATLAB/Simulink 的設(shè)計文件 （ .mdl）轉(zhuǎn)成相應(yīng)的硬件描述語言 VHDL 設(shè)計文件（ .vhd） ,以及用于控制綜合與編譯的 TCL 腳本。 使用 DSP Builder 模塊迅速生成 Simulink 系統(tǒng)建模硬件。 DSP Builder 包括比特和周期精度的 Simulink 模塊，涵蓋了算法和存儲功能等基本操作。可以使用DSP Builder 模型中的 MegaCore 功能實(shí)現(xiàn)復(fù)雜功能的集成。 圖 DSP Builder 設(shè)計流程圖 DSP Builder 設(shè)計規(guī)則遵循以下三點(diǎn)： （ 1） 位寬設(shè)計規(guī)則 在 Simulink 中，所有數(shù)據(jù)是利用雙精度（ double）來表示的，它是 64 位二進(jìn)制的補(bǔ)碼浮點(diǎn)數(shù)，而雙精度數(shù)對 FPGA 是不可行的。所以需要將 Simulink 中雙精度浮點(diǎn)數(shù)轉(zhuǎn)換成 FPGA 中的定點(diǎn)數(shù)。 對于硬件電路設(shè)計， Simulink 信號必須轉(zhuǎn)換成與硬件結(jié)構(gòu)相對應(yīng)的總線格式。因此，浮點(diǎn)值必須轉(zhuǎn)換為定點(diǎn)值。這種轉(zhuǎn)換是硬件設(shè)計的關(guān)鍵步驟，因?yàn)檗D(zhuǎn)Simulink 模型仿真 Matlab Simulink 建立模型 mdl 轉(zhuǎn)成 vhdl HDL 仿真 (ModelSim) 綜合 （ Quartus II, LeonardoSpectrum， Synplify) Quartus II 手動流程 自動 流程 綜合 （ Quartus II, LeonardoSpectrum, Synplify) ATOM Netlist 產(chǎn)生 Quartus II 生成編程文件 （ .pof， .sof） 下載至硬件 換的位數(shù)和小數(shù)點(diǎn)的位置將直接影響所需的硬件資源和系統(tǒng)精度。一般情況下，轉(zhuǎn)換為較多的位數(shù)精度較高，但是需要較多的硬件資源，對于設(shè)計者來說，就是在資源與性能之間找到一個折衷的方案， 以達(dá)到最高的性價比。 （ 2） 頻率設(shè)計規(guī)則 如果設(shè)計中不包含 PLL 和其他分頻模塊， DSP Bui