基于fpga的fir濾波器設(shè)計書(編輯修改稿)
2024-07-24 17:44 本頁面
【文章內(nèi)容簡介】 式算法的實現(xiàn)方案圖 36 并行 DA 結(jié)構(gòu)x(圖 37 并行分布式算法實現(xiàn)框圖如圖所示，各個模塊的實現(xiàn)步驟如下：（1）輸入數(shù)據(jù)預(yù)處理模塊該模塊用于將 A/D 轉(zhuǎn)換器輸出的 8 位有符號數(shù)據(jù)轉(zhuǎn)換成二進制補碼形式， 并進行鎖存。由于在計算機中采用的數(shù)據(jù)形式是二進制補碼，為了仿真方便， 在仿真時可以去掉這個模塊。（2）并行延時模塊 輸入數(shù)據(jù)輸送到并行延時模塊，在每個時鐘周期，把一組數(shù)據(jù)順序時延，每經(jīng)過 15 個時鐘周期，就會有一個數(shù)據(jù)移出并行延時模塊。這些并行時延模塊 是有 15 組 D 觸發(fā)器串聯(lián)而成，并且共用一個時鐘。（3）預(yù)相加模塊由于線性相位 FIR 濾波器的系數(shù)具有對稱性，因此可以通過將對稱的 x(n) 進行相加，這樣可以節(jié)?。∟1）/2 個乘法器，從而降低了硬件的規(guī)模。（4）查找表模塊該模塊用于對位乘積的尋址。一個 8 位的地址，可以產(chǎn)生 28 個數(shù)據(jù)。為了 節(jié)約 FPGA 資源，可以采用 LUT 分割技術(shù)，將一個 8 位地址的 LUT 分割成兩個 4 位地址的 LUT。這樣可以節(jié)省 224 個數(shù)據(jù)空間。因此，采用 LUT 分割技以節(jié)省大量硬件資源，避免了大容量 ROM 的使用。 根據(jù)分布式算法，查找表存儲的是濾波器系數(shù)的各種組合相加的結(jié)果，由于濾波器系數(shù)通常為浮點數(shù)，我們需要將其化為定點整數(shù)。（5）加法器模塊該模塊用于將高 4 位 LUT 選中的數(shù)據(jù)和低 4 位 LUT 選中的數(shù)據(jù)進行相加， 然后送入移位累加器模塊。為了保證結(jié)果正確性，在相加前，需要對相加的兩 個有符號數(shù)進行符號位擴展。（6）移位累加器模塊 各個位產(chǎn)生的位乘積在這個模塊中乘以各自的權(quán)重，也即左移相應(yīng)的位數(shù)，然后相加得到最終結(jié)果。（7）輸出處理模塊由于移位累加器輸出的是 24 位二進制數(shù)，為了得到 16 位字長的數(shù)據(jù)，需要對輸出數(shù)據(jù)進行截去低 8 位，同時進行鎖存輸出。如果有必要，還需將輸出 的二進制補碼轉(zhuǎn)換為二進制原碼。分布式結(jié)構(gòu)的 FPGA 實現(xiàn)。頂層原理圖如下：1 寄存器（延時器）原理圖上標(biāo)有 jicunqi的器件。輸入 8 位數(shù)據(jù)，通過 yanshi 的 D 觸發(fā)寄存器， 達(dá)到延時的作用。2 預(yù)相加數(shù)據(jù)通過 add889,就是 8 位數(shù)字輸入，9 位數(shù)字輸出加法器，完成第一級相 加運算，因為本設(shè)計是 16 階 FIR 數(shù)字濾波器，它的濾波系數(shù)有對稱的關(guān)系， 所以采用上面的第一級加法器，達(dá)到簡化運算的效果。3 查找表該步驟分為地址生成表和系數(shù)查找表，地址生成表是用來為查找系數(shù)做準(zhǔn) 備，以便盡快找到系數(shù)。4 移位根據(jù) FIR 濾波器的結(jié)構(gòu)式分布圖，要實現(xiàn)系數(shù)乘以 20 到 28，在 VHDL 中 想乘就是向左移位。5 累加第四步驟得到移位后的結(jié)果，兩兩相加，利用相加器模塊，得到相加結(jié)果。6 輸出處理結(jié)果輸出要求 8 位輸出，但是 FPGA 的結(jié)果是 24 位，因此要對結(jié)果進行處理，以便達(dá)到設(shè)計要求，因為之前一直是進行符號位擴展，只要截取符號位 就能達(dá)到要求，用了一個 D 觸發(fā)器和截取 8 位的原件圖。D 觸發(fā)器是用來暫存 24 輸出結(jié)果的，以防造成延時，達(dá)到輸出結(jié)果錯亂。二，詳細(xì)說明1 寄存器（延時器）設(shè)計中用一系列 D 觸發(fā)器組成延時器，實現(xiàn)延時功能。實現(xiàn)功能：在 Clk 正跳沿前接受輸入信號，正跳沿時觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。源文件：LIBRARY IEEE。USE 。ENTITYjicunqi ISPORT( clk : IN STD_LOGIC。D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。END jicunqi。ARCHITECTURE hav OF jicunqi IS BEGINPROCESS(clk) BEGINIF(clk39。EVENT AND clk=39。139。) THEN Q = D。END IF。 END PROCESS。END hav。2預(yù)相加：實現(xiàn)兩個二進制數(shù)字的相加運算。當(dāng)?shù)竭_(dá)時鐘上升沿時，將兩數(shù)輸入，運算， 輸出結(jié)果。源文件：LIBRARY ieee。USE 。USE 。ENTITY add889 IS PORT(a,b: IN SIGNED(7 DOWNTO 0)。 clk: IN STD_LOGIC。 s:OUT SIGNED(8 DOWNTO 0))。END add889。ARCHITECTURE sum889 OF add889 ISBEGIN PROCESS(clk) BEGIN IF(clk39。EVENT AND clk=39。139。)THEN s=(a(7)amp。a)+(b(7)amp。b)。 END IF。 END PROCESS。END sum889。3 查找表生成系數(shù)地址，以便找到系數(shù) 源文件：LIBRARY IEEE。USE 。ENTITY address ISPORT( clk : IN STD_LOGIC。DIN0,DIN1,DIN2,DIN3 : IN STD_LOGIC_VECTOR(8 DOWNTO 0)。 s0,s1,s2,s3,s4,s5,s6,s7,s8 :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。END address。ARCHITECTURE a OF address IS BEGINPROCESS(clk ) BEGINIF(clk39。EVENT AND clk=39。139。) THEN s0=(DIN3(0)amp。DIN2(0)amp。DIN1(0)amp。DIN0(0))。 s1=(DIN3(1)amp。DIN2(1)amp。DIN1(1)amp。DIN0(1))。 s2=(DIN3(2)amp。DIN2(2)amp。DIN1(2)amp。DIN0(2))。 s3=(DIN3(3)amp。DIN2(3)amp。DIN1(3)amp。DIN0(3))。 s4=(DIN3(4)amp。DIN2(4)amp。DIN1(4)amp。DIN0(4))。 s5=(DIN3(5)amp。DIN2(5)amp。DI
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