【文章內(nèi)容簡(jiǎn)介】 使用一些簡(jiǎn)單的算法。這些優(yōu)勢(shì)使得 FIR 數(shù)字濾波器已成為設(shè)計(jì)工程師的首選。采用 VHDL 硬件描述語(yǔ)言或用 VerilogHDL 設(shè)計(jì)數(shù)字濾波器。自寫(xiě)程序往往不能達(dá)到很好的優(yōu)化，使得在性能 一般 ，但良好的IPcore Altera 公司需要 收費(fèi)的 。因此， 使用 DSP Builder 的 FPGA 設(shè)計(jì)方法， FIR濾波器設(shè)計(jì)的基礎(chǔ)上更加簡(jiǎn)單，同時(shí)也能滿足設(shè)計(jì)要求。 FIR 濾波器 的 原理 FIR 濾波器系統(tǒng) 是有限長(zhǎng) 的沖激響應(yīng)，具體的 FIR 濾波器可用下 列式子 表示： （ ） 在上述公式 式 中： x(nr)表示的是 延時(shí)， r 則代表的是 FIR 濾波器的抽頭數(shù)； b(r)為 第 r 級(jí)抽頭數(shù) (即 單位脈沖響應(yīng) )； M 是濾波器階數(shù)；濾波器的輸出序列由 y(n)表示。濾波器就是 為了找到一個(gè) 可實(shí)現(xiàn)的系統(tǒng)函數(shù) H(z)，使其頻率響應(yīng)H(ejω)滿足 條件 的頻域信號(hào) ， 用卷積的形式表示 如下式 ： y(n)=z(n)*h(n) （ ） FIR 濾波器 的 參數(shù)選取 使用 Matlab軟件中 的濾波器專用設(shè)計(jì)工具 FDAtool仿真設(shè)計(jì)的 數(shù)字 濾波器，可以 滿足要求的 FIR濾波器幅頻特性， 因?yàn)?浮點(diǎn)小數(shù)在 FPGA中實(shí)現(xiàn)得比較困難， 并且 成本太高 ，因而需要將濾波器的系數(shù)和輸人數(shù)據(jù)轉(zhuǎn)化為整數(shù)， 量化后的系數(shù)可以在軟件中直接進(jìn)行轉(zhuǎn)換 ， 將 輸入 的 數(shù)據(jù)，乘以 28的增益用 Altbus來(lái) 控制位寬 實(shí)現(xiàn)數(shù)據(jù)轉(zhuǎn)換成整數(shù)輸入 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 7 第 3 章 數(shù)字濾波器的總體設(shè)計(jì)方案 FIR 和 IIR 設(shè)計(jì)方法概述 IIR 數(shù)字濾波器設(shè)計(jì)方 法 [7]有脈沖響應(yīng)不變法和雙線性變換法等； FIR 數(shù)字濾波器設(shè)計(jì)方法有窗函數(shù)法、頻率采樣法、切比雪夫逼近法等。 FIR 濾波器和 IIR 濾波器 的設(shè)計(jì)方法各有千秋 。 IIR 濾波器的設(shè)計(jì)方法可以有兩種類型的設(shè)計(jì)方法，我們經(jīng)常使用的設(shè)計(jì)方法是通過(guò)開(kāi)展模擬濾波器設(shè)計(jì)方法的手段。它的機(jī)身設(shè)計(jì)的步驟是：首先，模擬濾波器的設(shè)計(jì)一個(gè)方法來(lái)獲得傳遞函數(shù) Ha(s) ，然后 將 Ha(s)轉(zhuǎn)換數(shù)字濾波器系統(tǒng)函數(shù) H(z) 。這個(gè)類的方法是比較容易一些，這是因?yàn)槟M濾波器的設(shè)計(jì)方法已經(jīng)非常成熟，它不僅有完整的設(shè)計(jì)公式，而且還擁有完善的圖表以供 查閱 。此外，還有一些提供給我們一些典型數(shù)字濾波器的類型。另一種是直接在時(shí)域到頻域或設(shè)計(jì)，由于聯(lián)立方程組的解，設(shè)計(jì)者需要使用計(jì)算機(jī)輔助設(shè)計(jì)做出。 FIR 數(shù)字濾波器不能用于轉(zhuǎn)換模擬濾波器設(shè)計(jì)方法是經(jīng)常使用窗函數(shù)法和頻率采樣法。還有種方法更有效，如波紋切比雪夫逼近法，你需要通過(guò)計(jì)算機(jī)輔助設(shè)計(jì)完成。 對(duì)于線性相位濾波器 來(lái)說(shuō) ，通常采用 FIR 數(shù)字 濾波器，其單位脈沖響應(yīng) 該 滿足一定 的 條件，可以證明其相位特性在整個(gè)頻帶中是 有 嚴(yán)格線性的，這是模擬濾波器 所不能達(dá)到的 。當(dāng)然， 我們 也可以采用 IIR 濾波器，但必須使用全通網(wǎng)絡(luò)對(duì)其非線性 相位特性進(jìn)行相位校正，這樣增加了 我們 設(shè)計(jì)與現(xiàn)實(shí)的復(fù)雜性。 濾波器設(shè)計(jì)方法比較 目前 數(shù)字 濾波器的實(shí)現(xiàn)方法 大致有 三種：利用單片通用集成電路、 DSP 器件和可編程邏輯器件實(shí)現(xiàn)。 單片通用集成電路 目前針對(duì) DSP 算法的集成電路器件主要 有 ASSP 和 ASIC，它們 都 是半定制集成電路， 所以 在性能指標(biāo)、工作速度和可靠性上具有不可比擬的優(yōu)勢(shì)。但 是 這種芯片的開(kāi)發(fā)周期長(zhǎng)、開(kāi)發(fā)成本高，特別是在功能重構(gòu)以及應(yīng)用性修正上缺乏靈活性， 所以 正在逐漸失去 其 實(shí)用性。 專用的 DSP 器件 在過(guò)去 的持續(xù)很長(zhǎng) 一段時(shí)間 里 ， DSP 應(yīng)用系統(tǒng) 的 核心器件惟一選擇 就 是 DSP處理器 (如 TI 的 TMS320 系列 )。 雖然 DSP 處理器在硬件結(jié)構(gòu)上不斷 的 改進(jìn)，但是 并沒(méi)有擺脫傳統(tǒng) CPU 的工作模式。 因此 ，盡管 它 擁有多個(gè)硬件乘加器，使用了基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 8 環(huán)形疊代的方法進(jìn)行乘法操作，且許多 DSP 處理器還擁有使用多乘法器的并行指令，用于加速算術(shù)運(yùn)算，然而由于其順序的工作方式、較低的數(shù)據(jù)處理速率，以及缺乏實(shí)時(shí)工作的性能，使 得 其至今仍只適 用 于低端的數(shù)字信號(hào)處理。面對(duì)迅速變化的 DSP 應(yīng)用市場(chǎng)，特別是 在 面對(duì)現(xiàn)代通信技術(shù)的發(fā)展， DSP 處理器早 已經(jīng) 顯得力 不從心。如其硬件結(jié)構(gòu)的不可變性導(dǎo)致了 它的 總線的不可改變性，固定的數(shù)據(jù)總線寬度，已成為 DSP 處理器難以通過(guò)一個(gè)的瓶頸。這個(gè)固定的 DSP 處理器的硬件結(jié)構(gòu)，沒(méi)有特別適合于許多現(xiàn)有的應(yīng)用程序所需的結(jié)構(gòu)特性可在任何時(shí)候被改變，即所謂的面向用戶的類型的 DSP 系統(tǒng)或可重構(gòu) DSP 應(yīng)用（定制 DSP 或可重構(gòu) DSP 等類型），如軟件定義無(wú)線電，醫(yī)療設(shè)備，導(dǎo)航，工業(yè)控制等各個(gè)方面。至于速度，以滿足要求，采用順序執(zhí)行的 CPU 架構(gòu)，更是不堪重負(fù)的 DSP 處理器。 FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）器件 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 的概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block） 、輸出輸入模塊 IOB（ Input Output Block） 和內(nèi)部線 （ Interconnect） 三個(gè)部分。用戶可 以 對(duì) FPGA 內(nèi)部的邏輯模塊和I/O 模塊 進(jìn)行 重新配置， 來(lái) 實(shí)現(xiàn)用戶的邏輯。它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改。 FPGA 構(gòu)成的 DSP 電路可以同樣以并行或順序方式 來(lái) 工作。如圖 圖 DSP處理器順序 工作方式與 FPGA的并行工作方式 在并行工作， FPGA 和 ASIC / ASSP 性能相當(dāng)，但比 DSP 處理器好得多。 DSP處理器需要大量的計(jì)算為在指令方面所做的工作， FPGA 就可以在一個(gè)時(shí)鐘周期來(lái)完成。在 順序 執(zhí)行方面， FPGA 比 DSP 處理器， FPGA 的速度更快，因?yàn)椴煌臓顟B(tài)機(jī)可以使用，或嵌入式微處理器來(lái)完成的工作，并為每個(gè)時(shí)鐘周期的工作順序是并行執(zhí)行多個(gè)同時(shí)執(zhí)行， DSP 處理器，其未完成。在靈活性方面， FPGA 的靈活性遠(yuǎn)遠(yuǎn)高于 ASIC / ASSP，也比 DSP 處理器更好。 綜上所述， 雖然 單片通用集成電路使用方 便，但 還是彌補(bǔ)不了它因?yàn)?字長(zhǎng)和階數(shù)的規(guī)格較少， 不能滿足實(shí)際的需求 。 而 DSP 器件 的使用 實(shí)現(xiàn)雖簡(jiǎn)單，但 是 由于程序順序執(zhí)行， 程序的 執(zhí)行速度 必定會(huì)受到影響 。而 FPGA 規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源 的特點(diǎn) ，特別適合于數(shù)字信號(hào)處理任務(wù)，相對(duì)于 以 串行運(yùn)算為乘加操作 乘加操作乘加操作乘加操作乘加操作D S P 引擎F P G A 器件( 并行工作方式 )1 個(gè)時(shí)鐘并行操作順序 ( 串行 ) 操作n 個(gè)時(shí)鐘傳統(tǒng) D S P 處理器( 順序工作方式 )存儲(chǔ)器乘加操作乘加操作乘加操作乘加操作 乘加操作乘加操作乘加操作乘加操作 乘加操作乘加操作乘加操作乘加操作 乘加操作乘加操作乘加操作乘加操作 乘加操作乘加操作乘加操作湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 9 主導(dǎo)的通用 DSP 芯片來(lái)說(shuō)，其并行性和可擴(kuò)展性更好。 從長(zhǎng)期發(fā)展來(lái)看 ， FPGA 主要 被用于系統(tǒng)邏輯或時(shí)序控制上，很少 在 信號(hào)處理方面 得到 應(yīng)用，其主要原因是因?yàn)樵?FPGA 中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)。 而 現(xiàn)在這個(gè)問(wèn)題得到了解決， 所以使 得 FPGA 在數(shù)字信號(hào)處理方面有了長(zhǎng)足的發(fā)展。 基于 FPGA 的 DSP 設(shè)計(jì)流程 本次設(shè)計(jì)采用系統(tǒng)級(jí)的開(kāi)發(fā)方法，開(kāi)發(fā)流程如圖 。 圖 DSP Builder 設(shè)計(jì)流程 圖 根據(jù)客戶的不同設(shè)計(jì)需求和設(shè)計(jì)目的 ， DSP Builder 對(duì)外 提供了兩種不同的設(shè)計(jì)流程 [8]， 分別為 自動(dòng)流程和手動(dòng)流程。 在手動(dòng)流程中，設(shè)計(jì)者可以靈活地指定綜合、適配條件。不過(guò)，需要手動(dòng)的調(diào)用 VHDL 綜合器進(jìn)行綜合，調(diào)用 Quartus ?? 進(jìn)行適配，調(diào)用 ModelSim 或者Quartus?? 進(jìn)行仿真，最后用 Quartus?? 產(chǎn)生相應(yīng)的編程文件用于 FPGA 的配置。 當(dāng)使用手動(dòng)流程中，除了行為仿真和設(shè)計(jì)輸入，其它過(guò)程與標(biāo)準(zhǔn)的基于 VHDL的 EDA 設(shè)計(jì)流程是完全一致的。從上一步中的 DSP Builder 設(shè)計(jì)流程的 VHDL 文件（從 Simulink 模型文件。 MDL 通過(guò) SignalCompiler 轉(zhuǎn)換而來(lái)） ，融入了合成獲得的。合成器可以 SynplifyPro ，也可以是 LelnardoSpectrum ，或使 用自己的 Altera 公司的 Quartus 。在合并，您可能需要配置或合成器提供全面的約束。因?yàn)檫@種操作可能會(huì)更復(fù)雜，因此相應(yīng)的 DSP Builder 中的 SignalCompiler 提供了設(shè)計(jì)一個(gè)接口，自動(dòng)生成的 TCL 腳本用的 Synplify 合成或 LelnardoSpectrum 相。合成后的一體化經(jīng)營(yíng)將產(chǎn)生一個(gè)網(wǎng)表文件，以用于下道工序。在這里，產(chǎn)生所謂基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 10 的 ATOM 網(wǎng)表文件（圖 ） ，主要 EDIF 網(wǎng)表文件 1 種參數(shù)可以設(shè)置，并且包含特定的硬件設(shè)備系列的功能（如邏輯宏信用證， I / O 單元，該產(chǎn)品期限嵌入式系 統(tǒng)塊 ESB 等。 ）網(wǎng)表文件。 如果用 DSP Builder 產(chǎn)生的 DSP 模型只是龐大設(shè)計(jì)中的一個(gè)子模塊，則可以在設(shè)計(jì)中調(diào)用 DSP Builder 產(chǎn)生的 VHDL 文件，以構(gòu)成完整的設(shè)計(jì)。同時(shí)，一樣可以使用 Quartus?? 強(qiáng)大的 LogicLock 功能和 SignalTap 測(cè)試技術(shù)。 在圖 的流程中，其中 HDL 仿真 是 DSP 設(shè)計(jì)中是不可或缺的。與 DSP Builder 配合使用的 HDL 仿真器是 ModelSim。 DSP Builder 在 生成 VHDL 代碼時(shí)，可以同時(shí)生成用于測(cè)試 DSP 模塊的 TestBench（測(cè)試平臺(tái)）文件， DSP Builder 生成的 TestBench 文件 使用的是 VHDL 語(yǔ)言，測(cè)試向量與該 DSP 模塊在 Simulink中的仿真激勵(lì)相一致。通過(guò) ModelSim仿真生成的 TestBench可以驗(yàn)證生成的 VHDL代碼與 Simulink 中 DSP 模型的一致性。另外， DSP Builder 在產(chǎn)生 TestBench 的同時(shí)，還產(chǎn)生了針對(duì) ModelSim 仿真的 Rcl 腳本來(lái)簡(jiǎn)化用戶的操作，掩蓋 ModelSim仿真時(shí)的復(fù)雜性。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 11 第 4 章 基于 DSP Builder 的濾波器設(shè)計(jì)與仿真 設(shè)計(jì)軟件簡(jiǎn)介 DSP Builder 的簡(jiǎn)介 DSP Builder[9]是美國(guó) Altera 公司推出的一個(gè)面向 DSP 開(kāi)發(fā)的系統(tǒng)級(jí)設(shè)計(jì) 開(kāi)發(fā)工具，它在 QuartusⅡ 設(shè)計(jì)環(huán)境中集成了 Matlab 和 SimuIinkDSP 開(kāi)發(fā)軟件。 以往我們所 使用的 Matlab 工具僅僅 是 作為 DSP 算法的建模和基于純數(shù)學(xué)的仿真，其數(shù)