【正文】 學(xué)模型 不能 為 我們 硬件 DSP 應(yīng)用系統(tǒng) 來(lái) 直接產(chǎn)生實(shí)用的程序代碼，仿真 測(cè)試 的結(jié)果也往往是基于數(shù)學(xué)的算法結(jié)果。 然 而以往的 FPGA 所需要的傳統(tǒng)基于硬件描述語(yǔ)言的設(shè)計(jì)因 為 考慮了 FPGA 硬件的延時(shí) 和 VHDL 遞歸算法的銜接，以及補(bǔ)碼運(yùn)算和乘積結(jié)果截取等問題， 因此 相當(dāng)繁瑣。 DSP Builder 作為 Matlab 的一個(gè) Simulink 工具箱 ，使得用 FPGA 設(shè)計(jì)的 DSP系統(tǒng)可以通過(guò) Simulink 的圖形化界面進(jìn)行建模、系統(tǒng)級(jí)仿真。設(shè)計(jì)模型可 以 直接向 VHDL 硬件描述語(yǔ)言轉(zhuǎn)換，并 且 自動(dòng)調(diào)用 QuartusⅡ 等 EDA 設(shè)計(jì)軟件， 來(lái) 完成綜合、網(wǎng)表生成以及器件適配乃至 FPGA 的配置下載，使系統(tǒng)描述與硬件實(shí)現(xiàn)有機(jī)地融合， 完美 體現(xiàn)了現(xiàn)代 電子 技術(shù)自動(dòng)化開發(fā)的優(yōu)勢(shì) 和特點(diǎn) 。 MATLAB 的簡(jiǎn)介 MATLAB[10]的名 子出自 Matrix Laboratory，它是一種科學(xué)計(jì)算軟件，專門以矩陣的形式處理數(shù)據(jù)。 MATLAB 將高性能的數(shù)值計(jì)算和可視化集成在一起，并提供了大量的內(nèi)置函數(shù)，從而被廣泛地應(yīng)用于科學(xué)計(jì)算、控制系統(tǒng)、信息處理等領(lǐng)域的分析、仿真和設(shè)計(jì)工作，而且利用 MATLAB 產(chǎn)品的開放式結(jié)構(gòu)，可以非常容易地對(duì) MATLAB 的功能進(jìn)行擴(kuò)充，從而在不斷深化對(duì)問題認(rèn)識(shí)的同時(shí)，不斷完善 MATLAB 產(chǎn)品以提高產(chǎn)品自身的競(jìng)爭(zhēng)能力。 目前 MATLAB 產(chǎn)品族可以用來(lái)進(jìn)行：數(shù)值分析 、 數(shù)值和符號(hào)計(jì)算 、 工程與科學(xué)繪圖 、控制系統(tǒng)的設(shè)計(jì)與仿真 、 數(shù)字圖像處理 、 數(shù)字信 號(hào)處理 、 通訊系統(tǒng)設(shè)計(jì)與仿真 、 財(cái)務(wù)與金融工程 。 Quartus 的簡(jiǎn)介 Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境 , 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到 數(shù)字系統(tǒng)設(shè)計(jì) 者的歡迎。 Altera Qua基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 12 rtus II （ 和更高版本）設(shè)計(jì) 軟件 是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA 進(jìn)行功能驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì) HardCopy Stratix 器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用 Quartus II 軟件評(píng)估 HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。Quartus 平臺(tái)與 Cadence、 ExemplarLogic、 MentorGraphics、 Synopsys 和Synplicity 等 EDA 供應(yīng)商的開發(fā)工具相兼容。改進(jìn)了軟件的 LogicLock 模塊設(shè)計(jì)功能，增添 了 FastFit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 軟件安裝問題 本次畢業(yè)設(shè)計(jì) 設(shè)計(jì)中，為了 使 設(shè)計(jì)能夠順利完成， 在 安裝這三個(gè)軟件時(shí)需要注意的是： 雙擊 軟件安裝包 里的 setup， 然后 按提示步驟去安裝軟件，完成后 我們還需要留意 license 是否 已經(jīng) 匹配 。 打開 Quartus II 軟件的 在 Tools 中點(diǎn)擊進(jìn)入License Setup 界面， 勾上 “ Use LM_LICENSE_FILE variable” ， PC 用戶通過(guò)新建環(huán)境變量 LM＿ LICENSE＿ FILE 來(lái)指定 license 的保存路徑 。將 dsp builder 的 和 Quartus 的 兩者的 路徑 都 加到 LM_LICENSE_FILE 里 ， 多個(gè)路徑之間用分號(hào) 。隔開。這樣， “ Licensed AMPP/MegaCore functions” 中即包含了 dsp builder 模 塊，又包含了原來(lái) Quartus 的模塊，如圖 所示 ； 此時(shí) 進(jìn)入 打開 MATLAB 軟件進(jìn)入 Simulink 模塊 ， 然后 運(yùn)行一個(gè)實(shí)例， 雙擊文件中的SignalCompiler， 如果能完成指定操作則表明軟件已經(jīng)安裝成功。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 13 圖 Options 界面 16 階 FIR 濾波器 設(shè)計(jì) 4 階濾波器模型的建立 通過(guò)理解 FIR 數(shù)字 濾波器原理， 我們 可以利用 FPGA 來(lái)實(shí)現(xiàn) FIR 濾波電路。DSP Builder 設(shè)計(jì)流程的第一步是在 Matlab 的 Simulink 環(huán)境中建立一個(gè) MDL 模型文件， 如圖 所示， 從 DSP Builder 和其他 Simulink 庫(kù)中 調(diào)用相關(guān)的圖形模塊 ，構(gòu)成 4 階 FIR 濾波器節(jié) ， 如圖 所示。 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 14 圖 建立新模型 圖 4 階 FIR 濾波器節(jié) 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 15 在 Simulink 仿真并生產(chǎn) VHDL 代碼 我們 可以在 Simulink 中對(duì) 設(shè)計(jì)完成后的 濾波器 模型 進(jìn)行仿真，通過(guò) Simulink中的 示波器 模塊 來(lái) 查看 仿真的結(jié)果 ,分析是否符合要求 。 雙擊 已完成模塊中的 SignalCompiler 并 選擇相應(yīng)的 芯片 ， 然后就可以 將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語(yǔ)言。 雙擊模型中的“ SignalCompiler”模塊 的時(shí)候 ，會(huì) 彈出 如圖 所示的對(duì)話框， 選擇“ Analyze” (分析 )按鈕， 可以 對(duì)模型進(jìn)行分析， 系統(tǒng) 檢查模型 設(shè)計(jì)中是否存在 錯(cuò)誤，并 會(huì) 在Matlab 主窗口彈出對(duì)話框給出相關(guān)信息。 如果存在 錯(cuò)誤（ Error） 信息 ， 則 SignalCompiler 會(huì)停止分析過(guò)程，并 將 錯(cuò)誤信息在 Matlab 主窗口“ Command Window”命令窗口中 顯示出來(lái) ；在分析過(guò)程結(jié)束后，打開 SignalCompiler 窗口（如圖 所示），如果 存在 警告（ Warning），同 樣會(huì)把 警告信息顯示在命令窗口 中 。 圖 雙擊 SignalCompiler 后的對(duì)話框 圖 SignalCompiler 窗口 當(dāng)設(shè)置好后，右側(cè)的硬件編譯“ Hardware Compilation”部分就會(huì)列出一個(gè)操作流程，如圖 所示，該流程為： （ 1）“ Convert MDL to VHDL” :將 .mdl 文件轉(zhuǎn)換為 VHDL 文件； 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 16 （ 2）“ Synthesis”：綜合； （ 3）“ Quartus Ⅱ ”： Quartus 編譯適配，生成編程文件。 通過(guò) 上述 的 流程， 然后 點(diǎn)擊 圖標(biāo)， 系統(tǒng)就會(huì)將 *.mdl文件 轉(zhuǎn)換成 VHDL 文件。 轉(zhuǎn)換成功后 ， 則會(huì) 在“ Messages”信息 窗口 中顯示 相關(guān)信息 。 16 階 FIR 濾波器模型的建 立 首先 ,新建 一個(gè) MDL 模型文件 ，將上述 4 階 FIR 高通 濾波器模型 轉(zhuǎn)變?yōu)橐粋€(gè)子系統(tǒng)（ SubSystem） ,將子系統(tǒng) 取 名為 fir4tap， fir4tap 的內(nèi)部結(jié)構(gòu)如圖 所示 。 圖 fir4tap 子系統(tǒng)內(nèi)部原理圖 復(fù)制 4 個(gè) fir4tap 子系統(tǒng) ， 將它們組合起來(lái) 。 前面的子系統(tǒng) 的輸出窗口 out2接后 面的子系統(tǒng) 的 ln1 輸入端口，并 且 附上 16 個(gè)常數(shù)端口，作為 FIR 濾波器系數(shù)的輸入 。把 4 個(gè)子系統(tǒng) fir4tap 的輸出端口 out1 連接起來(lái)，接入一個(gè) 4 輸入端口的加法器，得到 FIR 濾波器的輸出 yout。 修改 它的 Mask 參數(shù)：選中子系統(tǒng)模型，然后選擇菜單“ Edit”中的，在對(duì)話框中選擇“ Documentation”選項(xiàng)頁(yè)，設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集），如圖 所示。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 17 圖 編輯模塊的“ Mask type” 設(shè)置完“ Mask type”后， SignalCompiler 就可以 為我們 正常地生成 VHDL 代碼了 。 設(shè)計(jì)好的 16 階 FIR 濾波器如圖 所示。 圖 16 階直接 I 型 FIR 濾波器模型 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 18 用 MATLAB 的濾波器設(shè)計(jì)工具計(jì)算 FIR 濾波器的系數(shù) (1） 濾波器指標(biāo) 如果 需要設(shè)計(jì)一個(gè) 16 階的 FIR 高 通濾波器 ,給定的參數(shù)如下： 采樣頻率 Fs 為 100kHz，濾波器 Fstop 為 30kHz ,Fpass 為 50kHz； 輸入序列位寬為 9 位（最高位為符號(hào)位）。 在此利用 MATLAB 來(lái)完成 FIR 濾波器系數(shù)的確定。 首先 ,打開 MATLAB 的 FDATool, FDATool 界面如圖 所示。 圖 FDATool 界面 再 在 FDATool 界面的相應(yīng)位置輸入該 高 通濾波器的參數(shù)，并點(diǎn)擊 design 完成濾波器的設(shè)計(jì)，如圖 所示。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 19 圖 濾波器設(shè)計(jì)界面 （ 2）濾波器分析 濾波器系數(shù)的 計(jì)算完 成 后， 需要我們 對(duì)設(shè)計(jì)好的 FIR 濾波器進(jìn)行相關(guān)的性能分析，以便 于 了解該濾波器是否滿足 我們的 設(shè)計(jì)要求，分析 結(jié)果 如下：如圖 是 FIR 濾波器的幅頻響應(yīng)；如圖 是 FIR 濾波器的相頻響應(yīng)；如圖 是幅頻響應(yīng)與相頻響應(yīng)的比較；如圖 是 FIR 濾波器的沖激響應(yīng)；如圖 是 FIR濾波器的階躍響應(yīng) ；如圖 是 FIR 濾波器的零極點(diǎn)；如圖 是 FIR 濾波器系數(shù)；如圖 是 FIR 濾波器的量化。 圖 FIR 濾波器的幅頻響應(yīng) 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 20 圖 濾波器的相頻響應(yīng) 圖 幅頻響應(yīng)與相頻響應(yīng)的比較 圖 濾波器的沖激響應(yīng) 圖 濾波器的階躍響應(yīng) 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 圖 濾波器的零極點(diǎn) 圖 濾波器系數(shù) 圖 濾波器的量化 基于 FPGA 數(shù)字高通濾波器設(shè)計(jì) 22 （ 3）修改 FIR 濾波器模型添加參數(shù)：把計(jì)算出的系數(shù)逐個(gè)填入到 FIR 濾波器模型中，如圖 所示。這樣就完成了 一個(gè) 16 階直接 I 型 FIR 高 通濾波器的設(shè)計(jì)。 圖 階 高 通 FIR 濾波器 IDE 軟件工具 生成 VHDL 文件并用 Synplify 進(jìn)行綜合 （ 1） 雙擊 SignalCompiler， 對(duì)以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語(yǔ)言 ，如圖 所示。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 23 圖 生成的 VHDL 文件 （ 2）在 SignalCompiler 的 窗口，選用 Synplify 對(duì)生成的 VHDL 代碼進(jìn)行綜合，如圖 所示 。在進(jìn)行綜合之前， 需要執(zhí)行 mdl 轉(zhuǎn)換成 VHDL 的操作 。因?yàn)?在這個(gè)過(guò)程中，