【正文】 低通數(shù)字濾波器設計實例說明如何使用MATLAB設計數(shù)字濾波器得到濾波系數(shù)。 濾波器要求：通帶截止頻率=3000Hz,阻帶截止頻率=4000Hz,采樣頻率20kHz,，阻帶衰減不小于80db。量化與量化誤差量有限字長的二進制數(shù)表示數(shù)字系統(tǒng)的誤差源： ①對系統(tǒng)中各系數(shù)的量化誤差（受計算機中存貯的字長影響）。 ②對輸入模擬信號的量化誤差（受A/D的精度或位數(shù)的器影響）。 . ③運算過程誤差，如溢出，舍入及誤差累積等（受計算機的精度影響）。定點制中的乘法，運算完畢后會使字長增加，例如原來是位字長，運算后增長到位，需對尾數(shù)作量化處理使位字長降低到位。量化處理方式： . 截尾：保留位，拋棄余下的尾數(shù) 舍入：按最接近的值取位碼 兩種處理方式產(chǎn)生的誤差不同，另外，碼制不同，誤差也不同。圖31 截尾處理的量化特性（q=28) 圖32 舍入處理的量化特性 表31 定點運算中的截尾和舍入誤差截尾誤差舍入誤差正數(shù) 負數(shù)原碼反碼補碼實際中我們可以采用MATLAB的FDAtool工具相或利用QuartusII開發(fā)平臺的FIRCompiler進行量化。在本文中，我們采用QuartusII開發(fā)平臺的FIRCompiler進行量化，因為它可直接的導出量化后的系數(shù)。 示 波 器FPGAD/A截尾位數(shù)處理二 級 求 和乘以濾波器系數(shù)數(shù)移位寄存器延時一 級 求 和帶噪聲信號的發(fā)生器FIR濾波器的各模塊設計 . 根據(jù)FIR濾波器的線性相位結(jié)構(gòu)特點，對濾波器的設計采用了線性相位型結(jié)構(gòu)，系統(tǒng)框圖如圖33所示: 圖33 FIR濾波器系統(tǒng)框圖由框圖可知：該系統(tǒng)由FPGA設計的有帶噪聲的信號發(fā)生器模塊、FIR濾波器模塊、結(jié)尾處理。下面分別描述各個模塊的設計與仿真。帶信號噪聲的發(fā)生器帶噪聲信號發(fā)生器的設計9位數(shù)計數(shù)器（地址發(fā)生器）正弦數(shù)據(jù)存儲ROM兩種頻率的波形疊加波形數(shù)據(jù)輸出該信號發(fā)生器由地址發(fā)生器、正弦數(shù)據(jù)存儲ROM、兩種頻率的波形疊加。該數(shù)據(jù)存儲ROM由LPM_ROM模塊構(gòu)成，地址發(fā)生器有9位計數(shù)器擔任其結(jié)構(gòu)圖34如下：正弦數(shù)據(jù)存儲ROM正弦數(shù)據(jù)存儲ROM圖34 信號發(fā)生器結(jié)構(gòu)框圖 在該信號發(fā)生器中，地址發(fā)生器的時鐘CLK的輸入頻率與每周期的波形數(shù)據(jù)點數(shù)（在此選擇點），以及模塊的輸出頻率f的關(guān)系是： (36)根據(jù)實例要求通帶截止頻率=3000Hz,阻帶截止頻率=4000Hz，而調(diào)試版的時鐘是50M，因此先對系統(tǒng)時鐘分頻進行1/1/50的分頻，由QuartusII開發(fā)平臺中帶噪聲信號發(fā)生器模塊如圖35所示圖35 信號發(fā)生器模塊、建立仿真結(jié)果如圖所示：圖36 信號發(fā)生器模塊仿真圖計算其頻率高頻為9766Hz,低頻為1962Hz與原理設計相符，符合要求。 位移寄存器（延時）、一級求和的設計 . 由于在QuartusII上平臺，考慮利用原理圖方式不便描述，這里直接用Verilog語言直接描述，并生成模塊如圖37所示：圖37 位移寄存器（延時）、一級求和模塊圖38 位移寄存器（延時）、一級求和仿真結(jié)果由于該實例要求所需的階數(shù)較高這就要求模塊的引腳較多，考慮芯片的引腳資源有限，因此不能全部仿真只能做部分的仿真，仿真結(jié)果如圖38所示：。。 分析知仿真輸入數(shù)據(jù)為8為寬度，超過127的數(shù)據(jù)用負數(shù)表示，圖中所得的數(shù)據(jù)結(jié)果與實際計算結(jié)果一致，該模塊功能正確。濾波系數(shù)模塊 。 在該模塊中我們直接調(diào)用QuartusII開發(fā)平臺中的LPM_MULT乘法模塊，直接將量化所得的系數(shù)賦給LPM_MULT乘法模塊，使以及求和所得的數(shù)據(jù)，直接與相應的系數(shù)相乘。同樣由于階數(shù)較高，需要的乘法模塊較多，便于設計，將其分成3個并行模塊如圖39所示。圖39濾波器系數(shù)乘法模塊仿真結(jié)果如圖310所示：圖310 濾波系數(shù)乘法模塊仿真結(jié)果圖311 二級求和與結(jié)尾處理模塊同樣考慮引腳資源，在此只仿真了一、二階系數(shù)，從附錄二中可知一、二階系數(shù)分別為3129。結(jié)合圖3圖312分析仿真結(jié)果完全正確，滿足要求。 二級求和與結(jié)尾處理模塊 . 在此二級求和模塊與乘法模塊一樣，直接調(diào)用QuartusII開發(fā)平臺中的PARALLEL_ADD模塊，而結(jié)尾處理模塊直接以Verilog語言描述生成模塊。模塊圖如圖311所示。在同樣的開發(fā)環(huán)境下PARALLEL_ADD模塊功能一定正確，這里不做仿真測試QuartusII的頂層原理圖如圖312所示圖312 頂層原理圖整個系統(tǒng)仿真結(jié)果如圖313所示圖313 系統(tǒng)仿真結(jié)果由圖3211可知整個系統(tǒng)仿真結(jié)果正確，在系統(tǒng)誤差范圍之類。將其轉(zhuǎn)成文本數(shù)據(jù)結(jié)果進行定量分析。將數(shù)據(jù)帶入輸入的xn帶入公式 得到與仿真結(jié)果一致。由此經(jīng)驗證，仿真結(jié)果與課題初提出的濾波器實例要求一致，功能正確。第四章 系統(tǒng)調(diào)試 本文調(diào)試在EP2C5T114C8N開發(fā)板山實現(xiàn)的。由于開發(fā)板沒有D/A外設，因此，自己外接了一個D/A0832芯片，以便示波器觀察結(jié)果。圖41 EP2C5T114C8N最小系統(tǒng)電路圖EP2C5T114C8N最小系統(tǒng)電路圖 。 本文采用的開發(fā)板為主芯片F(xiàn)PGA型號為Altera公司Cycionell系列EP2C5T144,等效門數(shù)為23萬門。開發(fā)板電源采用5V直流電，通過板上完善的電源系統(tǒng)。板上配有EPCS4配置芯片，JTAG和AS兩種下載端口，50MHz有源晶振。設有6個LED發(fā)光二極管，用作簡單輸出。具體電路圖見圖41所示：DAC0832原理及電路圖 DAC0832內(nèi)部結(jié)構(gòu):芯片內(nèi)有兩級輸入寄存器，使DAC0832具備雙緩沖、單緩沖和直通三種輸入方式，以便適于各種電路的需要(如要求多路D/A異步輸入、同步轉(zhuǎn)換等)。D/A轉(zhuǎn)換結(jié)果采用電流形式輸出。要是需要相應的模擬信號，可通過一個高輸入阻抗的線性運算放大器實現(xiàn)這個供功能。運放的反饋電阻可通過RFB端引用片內(nèi)固有電阻，?？梢酝饨?。該片邏輯輸入滿足TTL電壓電平范圍，可直接與TTL電路或微機電路相接，圖42是此