【正文】 進(jìn)行抽取，就沒有必要對每一次的抽樣進(jìn)行計算，只需按抽取的速率進(jìn)行計算即可，從而提高了計算過程的效率。 另外 FIR 濾波器 也有利于對數(shù)字信號的處理，便于 用軟件 編程 實現(xiàn) ，用于計算的時延也小，這對實時的信號處理很重要。 結(jié)合 FIR 濾波器和 IIR 濾波器的優(yōu)缺點(diǎn)， CIC 濾波器應(yīng)運(yùn)而生， CIC 濾波器是基于 FIR 濾波器和 IIR 濾波器設(shè)計的，是兩者的優(yōu)點(diǎn)得以綜合，極大限度的避免兩者的不足。 CIC 濾波器 級聯(lián)積分梳狀 (CIC)濾波器是一種被廣泛應(yīng)用于軟件無線電中 ，可以 實現(xiàn)抽取或者插值的高效濾波器。它主要用于降低或提高采樣率。 CIC 濾波器的主要特點(diǎn)是，僅利用加法器、減法器和寄存器，占用資源少，實現(xiàn)簡單且速度高。 CIC 濾波器是數(shù)據(jù)通信的常用模塊，一般 應(yīng) 用于數(shù)字下變頻 (DDC)和數(shù)字上變頻 (DUC)系統(tǒng) 中 ，隨著數(shù)據(jù)傳輸率的不斷增加，級聯(lián)梳狀濾波器 (CIC)的應(yīng)用變得非常重要， CIC 濾波器僅利用加法器、減法器和寄存器的特點(diǎn)，所以非常適用工作在高采樣率下。數(shù)字下變頻（ DDC）中， CIC 濾波 器起著重要的作用，它主要用對于采樣速率的抽取，同時具有低通濾波器的特性。 CIC 濾波器的原理： CIC 濾波器由積分器 、抽取器 和梳狀濾波器組成，積分器都是單極點(diǎn)的 IIR基于 FPGA 的 CIC 濾波器設(shè)計 10 濾波器，反饋系數(shù)是 1，狀態(tài)方程如下： ][]1[][ nxnyny ??? （ 25） ][ny 表示當(dāng)前狀態(tài)的輸出， ]1[ ?ny 表示上一次的輸出， ][nx 表示當(dāng)前狀態(tài)的輸入。由公式可以得 出，該積分器 可以認(rèn)為 是累加器。 對式 (25)作 z 變換， 如下式所示： ][][][ 1 zXzYzzY ?? ? （ 26） 令][ ][zX zYHI ?， 可 以 得 到 積分器的傳輸函數(shù)為： I： 11 1 ??? zHI （ 27） 圖 25 積分器的結(jié)構(gòu)圖 輸入信號為 x(n)， 經(jīng)過加法器與上一次的 經(jīng)過反饋后的 結(jié)果累加得到新的結(jié)果 y(n)輸出。 梳狀器是對稱的 FIR 濾波器，其 狀態(tài)方程表示為： ][][][ Mnxnxny ??? （ 28） ][ny 是當(dāng)前狀態(tài)的輸出， ][nx 是當(dāng)前狀態(tài)的輸入， ][ Mnx ? 是 ][ Mn? 時刻時的輸入。 M 是延時 因子，是濾波器的一個重要參數(shù)，可以用來控制濾波器的頻率響應(yīng)，決定零點(diǎn)的位置 。 M 可以是任意正整數(shù)， 但是 M 越大，會導(dǎo)致帶內(nèi)主瓣的衰減過大，所以 通常取 1 或 2。 對式 (28)作 z 變換可得 ： 基于 FPGA 的 CIC 濾波器設(shè)計 11 ][][][ zXzXzY z M??? （ 29） 令][ ][zX zYHC ?， 可得響應(yīng)的傳輸函數(shù)為： C： z MCH ???1 （ 210） 圖 26 梳狀濾波器的結(jié)構(gòu)圖 梳狀濾波器是將當(dāng)前的值與延時后的值作運(yùn)算最后輸出。 CIC 濾波器 系統(tǒng)的傳遞函數(shù)為： zzMCI zHzHzH 111)()()(?????? （ 211） 圖 27 單級 CIC 濾波器的的結(jié)構(gòu)圖 令 jwez? 可得 CIC 濾波器的頻率響應(yīng)為 ： 基于 FPGA 的 CIC 濾波器設(shè)計 12 ? ? ? ? ? ? ? ?2 12s in2s in ??????????????????MjwjwCjwIjw ewwMeHeHeH （ 212） 單階 CIC 濾波器的幅頻特性為 ： )2sin()2sin(|)(| wwMeH jw ? （ 213） 由式 (212)可得 ? ?M/2,0 ? 為其主瓣，其他區(qū)域稱為旁瓣。隨著頻率的增加，旁瓣的幅值會不斷減小。 當(dāng) 0?w 時 ，濾波器的幅值為 ： 1)( 0 ?jeH （ 214） 第一旁瓣的峰值 幅值 為 ： ?32)( ?jweH （ 215） 衰減定義為 a ，為第一旁瓣與主瓣的比值： ?? ?? （ 215） 由式（ 215）可得，當(dāng)旁瓣幅值變大時，阻帶的衰減就會變 得越差。 CIC 的優(yōu)點(diǎn)： (1) 無乘法器：沒有乘法器在一定程度上減少了運(yùn)算量，從而可以提高電路的速率。 (2) 無系數(shù)存儲器。存儲器的減少直接影響設(shè)計的經(jīng)濟(jì)性。 (3) 中間暫存的單元少。 (4) 需要的外部控制和定時電路少。 基于 FPGA 的 CIC 濾波器設(shè)計 13 3 FPGA 的應(yīng)用 FPGA 介 紹 FPGA（ Field Programmable Gate Array），即現(xiàn)場可編程門陣列， 它包含了可配置的邏輯塊以及邏輯塊之間的互聯(lián)線?，F(xiàn)場可編程是設(shè)計人員可以通過在工作現(xiàn)場完成對這些邏輯塊的配置，以實現(xiàn)或改變復(fù)雜的電子系統(tǒng)的功能。FPGA 是 基于 在 PAL、 GAL、 CPLD 等可編程器件 進(jìn)一步發(fā)展的產(chǎn)物。它是作為 專用集成電路 （ ASIC）的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 的特點(diǎn)如下： 可編程性?？删幊绦?是指 FPGA 的 I/O 管腳可編程、接口標(biāo)準(zhǔn)可配置、布線可編程 、 內(nèi)部邏輯可配置及 時鐘 配置可編程。 豐富的可配置資源，大量的可配置邏輯塊、豐富的 RAM 資源 、數(shù)據(jù)時鐘管理模塊、內(nèi)嵌 DSP 模塊、大量的 IP 核。 布線資源連通 了 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的傳輸速度和驅(qū)動能力。 FPGA芯片 具有 豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為四 類不同的類別。第一類是全局布線資源，用 來完成 芯片內(nèi)部全局時鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用 來 完成芯片 庫之 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本 邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專 用 時鐘 信號 、復(fù)位 信號 等控制線。 在實際中 ， 設(shè)計者 根本 不需要直接選擇布線資源，布局布線器 會 自動地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法 直接影響著 設(shè)計的結(jié)果。 QuartusII 和 Modelsim 的介紹 Quartus II 是 Altera 公司推出的 CPLD/FPGA 開發(fā)工具，提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā) 環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性 。 QuartusII 設(shè)計軟件提供了一個完全的、多平臺的設(shè)計集成環(huán)境以適應(yīng)特殊的設(shè)計需要。 Quartus II 的優(yōu)點(diǎn)： (1) QuartusII 與主流的第三方工具實現(xiàn)了無縫鏈接?？梢暂斎霕?biāo)準(zhǔn)的 EDIF網(wǎng)表文件、 VHDL 網(wǎng)表文件和 Verilog 網(wǎng)表文件，也可以生成 VHDL 網(wǎng)表文件基于 FPGA 的 CIC 濾波器設(shè)計 14 和 Verilog 網(wǎng)表文件，用于和其他具有工業(yè)標(biāo)準(zhǔn)接口的 EDA 工具進(jìn)行交流。 (2) 用戶界面豐富、優(yōu)化、易用、具有詳細(xì)方便的在線幫助，提供了從輸入到器件下載編程的全部手段。 (3) 在層次化的工程管理器中，可以輸入不同類型的設(shè)計文件，為每一個功能模塊選擇適當(dāng)?shù)脑O(shè)計實體模式。 (4) 增強(qiáng)了用戶界面，可以同時運(yùn)行多個文件，如在編譯、仿真另外一個工程時，還可以在多個正在編譯的文 件之間傳遞信息。 Modelsim 是由 Mentor 公司的子公司 Model Tech 開發(fā)的仿真工具，支持VHDL， Verilog以及混合語言設(shè)計的仿真，既可以應(yīng)用于前仿真，也可以在 FPGA器件庫的支持下進(jìn)行時序仿真。 Moelsim 仿真的基本流程： (1) 創(chuàng)建一個工作庫。在 Modelsim 中，所有的以 VHDL/Verilog 或 混編 形式存在的設(shè)計必須被編譯在一個庫中。 Modelsim 啟動后默認(rèn)的庫文件名稱為“ work”，啟動新 工程時 ，名稱為“ work”的庫就是編譯器編譯設(shè)計單元默認(rèn)的目標(biāo)單元。 (2) 編譯設(shè)計 文件。工作庫完成后，將設(shè)計單元編譯到其中。 Modelsim 庫格式文件對所有 可支持平臺都適用，所以在不同的平臺上進(jìn)行仿真時， 都 可以直接使用該庫來仿真設(shè)計，不必再重新 進(jìn)行 編譯設(shè)計。 (3) 運(yùn)行仿真。設(shè)計編譯完成后，我們就可以 對頂層模塊、結(jié)構(gòu)、實體加載仿真器。當(dāng)設(shè)計裝載完成后，仿真時間設(shè)置到 0 位置，我們可以輸入一個運(yùn)行命令開始仿真。 (4) 調(diào)試結(jié)果。如果仿真結(jié)果不是預(yù)期的，則可以使用 Modelsim 的調(diào)試工具去跟蹤問題的緣由。 FPGA 的設(shè)計流程 FPGA 的設(shè)計流程包括系統(tǒng)規(guī)范、模塊設(shè)計、設(shè)計輸入、功 能仿真、綜合、布局布線、時序驗證、配置下載 .。設(shè)計流程如圖 31： 基于 FPGA 的 CIC 濾波器設(shè)計 15 圖 31 FPGA 的設(shè)計流程圖 (1) 系統(tǒng)規(guī)范 。 系統(tǒng)規(guī)范是整個項目最具創(chuàng)造性的 工作 。它 詳細(xì) 描述 了項目完成的功能，確定設(shè)計的總體方案，平衡各個方面的因素，對整個項目具有一個初步的規(guī)劃。 (2) 模塊設(shè)計 。 在制定系統(tǒng)規(guī)范后根據(jù)系統(tǒng)功能，采用自頂向下的方法，逐步細(xì)化，將系統(tǒng)劃分為可實現(xiàn)的設(shè)計模塊。 (3) 設(shè)計輸入 。 設(shè)計輸入是指將模塊設(shè)計階段定義好的模塊借助一定的設(shè)計輸入手段轉(zhuǎn)換 為 EDA 工具可以接受的形式?，F(xiàn)在的設(shè)計輸入手段有硬 件描述語言、狀態(tài)圖、與原理圖。 (4) 功能仿真 。 功能仿真是通過仿真軟件驗證其功能 是否 符合系統(tǒng)規(guī)范 ?，F(xiàn)在 仿真的工具很多，其中 Candence 公司的 NCverilog， Synopsys 公司的 VCS和 Mentor 公司的 Modelsim 在業(yè)界使用最為廣泛。 (5) 綜合 。綜合就是 對給定的電路實現(xiàn)功能和實現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計算機(jī)進(jìn)行優(yōu)化處理，獲得滿足電路要基于 FPGA 的 CIC 濾波器設(shè)計 16 求的 方案。綜合的依據(jù)是邏輯設(shè)計的描述和各種約束條件，綜合的結(jié)果則是一個硬件電路的實現(xiàn)方案，該方案必須同時滿足預(yù)期 的功能和約束條件。對于綜合來說，滿足要求的方案可能有很多，綜合器將產(chǎn)生一個最優(yōu)額或接近最優(yōu)的結(jié)果。因此，綜合的過程就是設(shè)計目標(biāo)的優(yōu)化過程，最后獲得的結(jié)構(gòu)與綜合器的工作性能有關(guān)。 (6) 布局布線 。 布局是指從映射取出 給 定的邏輯和輸入輸出塊，并把它們分配到 FPGA 內(nèi)部的物理位置，通?；谀撤N先進(jìn)的算法，如最小分割、模擬退火一般的受力方向張弛來完成；布線是指利用自動布線軟件使用布線資源選擇路徑試著完成所有的邏輯連接。因 為 最新的設(shè)計實現(xiàn)工具是時序驅(qū)動的，即在器件的布局期間對整個信號通道執(zhí)行時序分析，因此可以使用約束 條件 來 操作布線軟件 ， 完成 對設(shè)計規(guī)定的性能要求。在布局布線中 同時 ，也可以 提取時序信息形成報告。 (7) 時序驗證 。 在布局布線后，提取有關(guān)的器件延遲、連線延遲等時序參數(shù)，在此基礎(chǔ)上，進(jìn)行的仿真稱為后仿真，也稱時序驗證，它是最接近真是器件運(yùn)行的仿真，時序驗證的目的是為了堅持設(shè)計中是否有時序的違規(guī)。 (8 ) 配置下載 。 配置下載時在功能仿真與時序仿真正確的前提下，將綜合后形成的位流文件下載到具體的 FPGA 芯片中，也叫芯片配置。 FPGA 設(shè)計有兩種配置形式：直接由計算機(jī)經(jīng)過專用下載電纜進(jìn)行配置；有外圍配置芯片進(jìn)行上電時 自動配置。因 為 FPGA 有掉電 后 信息 會自動 丟失的性質(zhì)，因此可在驗證初期 一般 使用電纜直接下載位流文件，如有必要 也可 將 位流文件 燒錄配置芯片中。 基于 FPGA 的 CIC 濾波器設(shè)計 17 4 CIC 濾波器的 FPGA 實現(xiàn) CIC 濾波器參數(shù) 從 第二章中我們可以得到，單級濾波器的衰減為 ，而在實際的工程 應(yīng)用 中，這樣的衰減遠(yuǎn)遠(yuǎn)達(dá)不到設(shè)計的要求，所以，為了提高 CIC 濾波器其增益，可以通過級聯(lián)的方式來滿足工程上的需要。 設(shè)計一個 N 階的，抽取因子為 R，延遲 因子 為 M 的 CIC 濾波器 。 CIC 的沖擊響應(yīng)為 ： 其他 1001)( ??????? Rnnh （ 41） 系統(tǒng)的傳輸函數(shù)為 ： ???????? ?? ???? zzRMzHzHzHNNCNIN1)()()( 11