【導(dǎo)讀】通濾波器設(shè)計》是本人在指導(dǎo)教師的指導(dǎo)下，進(jìn)行研究工作所取得的成果。對本文的研究作出重要貢獻(xiàn)的個人和集體，均已在文章以明確方式注明。本人完全意識到本聲明應(yīng)承擔(dān)的責(zé)任。低噪聲、提高信噪比及信號的頻譜純度等方面有著重要的意義。數(shù)字濾波器根據(jù)單位脈。沖響應(yīng)的不同，可分為FIR濾波器和IIR濾波器，不同的系統(tǒng)性能要求選擇不同的濾波器。目前濾波器的主要實(shí)現(xiàn)方法有三種，分別是：。單片通用數(shù)字濾波器集成電路、采用DSP器件和FPGA器件。工具箱建立濾波器模型，然后用SignalCompiler把Simulink的模型文件。本文最后用實(shí)例介紹了FIR數(shù)字濾波器的實(shí)現(xiàn)過程。

　　

【正文】 會生成控制操作器件綜合器的 TCL 腳本。 圖 選擇 synplify 綜合 生成 的 TCL 文件如圖 所示。 基于 FPGA 數(shù)字高通濾波器設(shè)計 24 圖 綜合后生成的 TCL 文件 Quartus II 編譯 通過軟件獲取 VHDL文件則可以對 Verilog綜合器 進(jìn)行調(diào)用 ，選用 Quartus Ⅱ ，獲得它 網(wǎng)表文件對應(yīng)的 RTL 電路圖。如圖 所示 圖 濾波器 RTL 電路圖 然后執(zhí)行上 圖 中的步驟 3 的操作 ，調(diào)用 Quartus II 完成編譯適配過程，生成編程文件： 文件和 文件， 就 可以直接用于 FPGA的編程配置。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 25 結(jié) 論 大四上學(xué)期末 ， 開始了畢業(yè)設(shè)計課題的挑選。通過 6個月的時間 ，論文 已經(jīng)基本 完成。從最初的茫然，到 漸入佳境 ，再到對思路逐漸的清晰， 這是一個艱辛又開心的過程 。歷經(jīng)了幾個月的奮戰(zhàn)，畢業(yè)設(shè)計終于落下了帷幕?；叵?在 這段日子的經(jīng)歷和感受， 真是 感慨萬千， 這必將會成為我生命中的一段美好回憶 。 本次我所選擇的 課題是：基于 FPGA數(shù)字 高通 濾波器的設(shè)計與實(shí)現(xiàn)。當(dāng)選題報告，開題報告定下來的時候，我當(dāng)時便立刻著手資料的收集工作中，當(dāng)時面對浩瀚的書海真是有些茫然，不知如何下手，我很快將這一困難告訴了導(dǎo)師，在導(dǎo)師細(xì)心的指導(dǎo)之下，終于使我對自己的工作方向和方法有了大致的掌握。 在搜集資料的過程中，我在學(xué)校圖書館和網(wǎng)上查找各類相關(guān)資料，將這些寶貴的資料全部記錄下來，盡量使我的資料完整、精確、數(shù)量多，這有利于論文的撰寫。我將收集到的資料仔細(xì)整理分類，及時拿給導(dǎo)師進(jìn)行溝通。 當(dāng)我終于完成了所有的任務(wù)后整個人都很累，但同時看著電腦熒屏上的畢業(yè)設(shè)計稿件我的心里是甜的，我覺得這一切都值了。這 次畢業(yè)論文的制作過程是我的一次再學(xué)習(xí)，再提高的過程。在論文中我充分地運(yùn)用了大學(xué)期間所學(xué)到的知識。 在此期間，我掌握了數(shù)字濾波器的設(shè)計過程 ,了解了 FIR和 IIR的原理和特性 ,學(xué)習(xí)了 FIR和 IIR濾波器的 DSP實(shí)現(xiàn)原理 .熟悉設(shè)計 FIR數(shù)字濾波器和 IIR數(shù)字濾波器的原理和方法。在了解和學(xué)習(xí)的同時不僅培養(yǎng)了我嚴(yán)肅認(rèn)真的做事作風(fēng)，還是一次意志的磨練，是對我實(shí)際能力的一次提升。 在這次畢業(yè)設(shè)計中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常 感謝幫助我的同學(xué)。 通過 本次畢業(yè)設(shè)計， 我悟出了一個真理 ， 那就是 必須把理論運(yùn)用 到 實(shí)際中去 。沒有經(jīng)過實(shí)踐檢驗的理論那都是站不住腳跟的， 平常在課堂上我們只是學(xué)一些理論的知識，而這次畢業(yè)設(shè)計就是將我們的理論知識來進(jìn)行實(shí)踐的大號時機(jī) 。 在這次設(shè)計過程中我深信的理論知識往在實(shí)踐中往往不能往我所預(yù)期的軌跡走 。但 幸好在 老師的幫助 和 同學(xué)的支持 下 ，讓我自己挺過來了， 最終完成了 此論文 。 基于 FPGA 數(shù)字高通濾波器設(shè)計 26 致 謝 時間荏苒，一轉(zhuǎn)眼大學(xué)四年匆匆離去， 在這一百多天的時間里，我 得到了 尊敬的 導(dǎo)師 的悉心指導(dǎo)和無私 的 教誨 ， 本課題從 做開題報告和查找資料以 及仿真過程 開始，直至今天完成課題的研究和論文的撰寫，導(dǎo)師 都 給予了 我 無私的幫助。 在本課題 的 完成之際，謹(jǐn)向我的 導(dǎo)師 致以最衷心的感謝和最崇高的敬意 ！ 感謝各位評審老師！感謝您們在百忙之中參與我的論文評閱工作，謝謝 ！ 姓名： 日期： 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 27 參考文獻(xiàn) [1]程佩青。 數(shù)字信號處理教程 (第三版），清華大學(xué)出版社， 2020。 [2]潘松， 黃繼業(yè)，王國棟?，F(xiàn)代 DSP 技術(shù)，西安電子科技大學(xué)出版社， 2020。 [3]潘松，黃繼業(yè)。 EDA 技術(shù)與 VHDL，清華大學(xué)出版社， 2020。 [4]屈星，唐寧等?；?FPGA 的 IIR 數(shù)字濾波器的設(shè)計與仿真，計算機(jī)仿真， 2020。 [5]彭雪峰，汪臨偉，許建平?；?MATLAB 與 QuartusⅡ 的 FIR 濾波器設(shè)計與驗證，電子設(shè)計工程， 2020。 [6]丁玉美，高西全。數(shù)字信號處理（第二版），西安電子科技大學(xué)出版社， 2020。 [7]張志恒 。 基于 Matlab 信號處理工具箱的數(shù)字濾波器設(shè)計與仿真 [J]， 電力學(xué)報，2020。 [8]王世一 .數(shù)字信號處理 [M].北京：北京理工大學(xué)出版社， 2020。 [9]Uwe MeyerBaesc。 Digital Singal Processing with Field Programmable Gate Arrays,清華大學(xué)出版社， 2020。 [10]Vinay 。數(shù)字信號處理及其 MATLAB 實(shí)現(xiàn)，電子工業(yè)出版社， 1998。 [11]嚴(yán)三國。基于 VHDL 語言的八階 IIR 語音低通數(shù)字濾波器，桂林航天工業(yè)高等專科學(xué)校電報， 2020。 [12]任 愛峰等?；?FPGA 的嵌入式系統(tǒng)設(shè)計，西安電子科技大學(xué)出版社， 2020。 基于 FPGA 數(shù)字高通濾波器設(shè)計 28 附 錄 附錄 1 軟件相關(guān)程序 library ieee。 use 。 use 。 use 。 entity fir is Port (clk: in std_logic。 reset: in std_logic。 inpx: in std_logic_vector(8 downto 0)。 outy: out std_logic_vector(19 downto 0))。 end fir。 architecture beh of fir is signal x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15: std_logic_vector(8 downto 0)。 constant c0:integer :=0。 constant c1:integer :=2。 constant c2:integer :=8。 constant c3:integer :=18。 constant c4:integer :=33。 constant c5:integer :=51。 constant c6:integer :=67。 constant c7:integer :=77。 constant c8:integer :=77。 constant c9:integer :=67。 constant c10:integer :=51。 constant c11:integer :=33。 constant c12:integer :=18。 constant c13:integer :=8。 constant c14:integer :=2。 constant c15:integer :=0。 signal p0,p1,p2,p3,p4,p5,p6,p7,p8,p9,p10,p11,p12,p13,p14,p15:integer。 signal sum: integer。 begin process(clk) begin if rising_edge(clk) then if reset=39。139。 then x15 =(others=39。039。)。 x14 =(others=39。039。)。 x13 =(others=39。039。)。 x12 =(others=39。039。)。 x11 =(others=39。039。)。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 29 x10 =(others=39。039。)。 x9 =(others=39。039。)。 x8 =(others=39。039。)。 x7 =(others=39。039。)。 x6 =(others=39。039。)。 x5 =(others=39。039。)。 x4 =(others=39。039。)。 x3 =(others=39。039。)。 x2 =(others=39。039。)。 x1 =(others=39。039。)。 x0 =(others=39。039。)。 else x15 =x14。 x14 =x13。 x13 =x12。 x12 =x11。 x11 =x10。 x10 =x9。 x9 =x8。 x8 =x7。 x7 =x6。 x6 =x5。 x5 =x4。 x4 =x3。 x3 =x2。 x2 =x1。 x1 =x0。 x0 =inpx。 end if。 end if。 end process。 p0 = conv_integer(x0)*c0。 p1 = conv_integer(x1)*c1。 p2 = conv_integer(x2)*c2。 p3 = conv_integer(x3)*c3。 p4 = conv_integer(x4)*c4。 p5 = conv_integer(x5)*c5。 p6 = conv_integer(x6)*c6。 p7 = conv_integer(x7)*c7。 p8 = conv_integer(x8)*c8。 p9 = conv_integer(x9)*c9。 p10 = conv_integer(x10)*c10。 p11 = conv_integer(x11)*c11。 p12 = conv_integer(x12)*c12。 p13 = conv_integer(x13)*c13。 基于 FPGA 數(shù)字高通濾波器設(shè)計 30 p14 = conv_integer(x14)*c14。 p15 = conv_integer(x15)*c15。 sum =p0+p1+p2+p3+p4+p5+p6+p7+p8+p9+p10+p11+p12+p13+p14+p15。 outy =conv_std_logic_vector(sum/256,20)。 end beh。