【導(dǎo)讀】第二章基于MATLAB的FIR數(shù)字濾波器的設(shè)計(jì)與仿真……………………方法主要包括時(shí)窗函數(shù)法、頻率采樣法、等波紋最佳逼近法。分別用這三種方法設(shè)計(jì)FIR低通濾波器，并進(jìn)行比較分析。為了驗(yàn)證FIR濾波器的性能，進(jìn)行仿真，最后得到預(yù)期的結(jié)果。設(shè)計(jì)好15階FIR低通濾波器的系數(shù)后，本文就FIR低。通濾波器的FPGA實(shí)現(xiàn)進(jìn)行了研究。EDA技術(shù)的發(fā)展和大規(guī)?？删幊踢壿嬈骷膽?yīng)用，為了實(shí)現(xiàn)這一目標(biāo)，本文討論了FPGA. 算法的FIR濾波器的VHDL描述，最后借助于EDA軟件QUARTUSII進(jìn)行了綜合和仿真，

　　

【正文】 的查找表 (Look Up Table,LUT)結(jié)構(gòu) ,其中 LUT 是可編程的最小的邏輯構(gòu)成單元。 LUT 示意圖如圖 33所示。 圖 33 查找表結(jié)構(gòu)圖 由于設(shè)計(jì)人員可以將存儲(chǔ)在片外的 EPPROM或者計(jì)算機(jī)的配置數(shù)據(jù)控制加載到 FPGA 21 器件中進(jìn)而實(shí)現(xiàn)在現(xiàn)場(chǎng)修改器件的邏輯功能， FPGA 得到了普遍的應(yīng)用。 下面以 CYLONEII 系列 FPGA 器件為例來(lái)介紹一下 FPGA 器件的結(jié)構(gòu)。 CYLONEII 系列FPGA 器件是由美國(guó) Altera 公司生產(chǎn)的中端產(chǎn)品。 CYLONEII 系列 FPGA 器件采用了 90nm工藝，片內(nèi)邏輯單元數(shù)量最多可達(dá) 68416 個(gè)邏輯單元，片內(nèi)存儲(chǔ)器容量最多可達(dá) ，用戶可用引腳最多有 622個(gè)。 CYLONEII 系列 FPGA 器件嵌有乘法器，這些乘法器可用于完成高速乘法操作，使得 CYLONEII 系列 FPGA 器件的數(shù)字信號(hào)處理能力得到增強(qiáng)。CYLONEII 系列 FPGA 器件的速度等級(jí)有三個(gè)： 6， 7 和 8，其中 6的速度最快。 CYLONEII 系列 FPGA 器件的內(nèi)部資源是按行、列的方式呈二維分布，如圖 34所示。這些資源主要包括邏輯陣列、 M4k 存儲(chǔ)器塊、乘法器等。這些資源模塊通過(guò) FPGA 內(nèi)部的各種連接通路連接起來(lái)。 IOEP L L I O E P L LIOEP L LI O E邏輯陣列M4k內(nèi)存塊邏輯陣列乘法器邏輯陣列M4k內(nèi)存塊邏輯陣列P L L 圖 34 EP2C20資源分布圖 邏輯單元 (Logic Element,LE)是 FPGA 內(nèi)部用于完成用戶資源的最小單元。一個(gè)邏輯陣列包含 16 個(gè)邏輯單元以及一些其他資源。 一個(gè)邏輯單元主要有以下部件組成：一個(gè) 4 輸入的查找表，一個(gè) 可編程的寄存器 ，一條進(jìn)位鏈和一條寄存器級(jí)聯(lián)鏈。邏輯單元結(jié)構(gòu)圖如圖 35所示。 22 時(shí) 鐘 使 能 1時(shí) 鐘 使 能 0時(shí) 鐘 1時(shí) 鐘 0時(shí) 鐘 選 擇邏 輯異 步復(fù) 位邏 輯I N 0I N 1I N 3I N 2進(jìn) 位 邏 輯鏈 輸 入寄 存器 級(jí)聯(lián) 鏈L U T進(jìn)位鏈同 步加 載和 復(fù)位DC L R E NQ行 連 接 、 列 連 接 、直 接 連 接本 地 連 接寄 存 器 級(jí) 鏈輸 出行 連 接 、 列 連 接 、直 接 連 接 圖 35 邏輯單元結(jié)構(gòu)圖 CYLONEII 系列 FPGA 器件內(nèi)部的存儲(chǔ)器是以 M4k 存儲(chǔ)器塊的形式按列排列的，每個(gè)M4k 存儲(chǔ)器塊的大小為 4608bit。 M4k 存儲(chǔ)器塊包括輸入 /輸出寄存器，輸入寄存器用于同步輸入信號(hào)，輸出寄存器在設(shè)計(jì)中增加一級(jí)流水線，使用輸入 /輸出寄 存器可以改善電路的性能。 M4k 存儲(chǔ)器除了可以用作標(biāo)準(zhǔn)的存儲(chǔ)器使用外，還可以被配置為移位寄存器、先入先出寄存器、只讀存儲(chǔ)器等。 CYLONEII 系列 FPGA 器件內(nèi)部嵌有硬件乘法器，可以完成高速乘法運(yùn)算操作。實(shí)現(xiàn)許多數(shù)字信號(hào)處理運(yùn)算如濾波、快速傅里葉變換、卷積、解相關(guān)等。 CYLONEII系列 FPGA器件關(guān)于時(shí)鐘控制的部分主要是全局時(shí)鐘網(wǎng)絡(luò)和鎖相環(huán)（ PLL）。全局時(shí)鐘網(wǎng)絡(luò)負(fù)責(zé)把時(shí)鐘分配到器件內(nèi)部的各個(gè)單元，控制器件內(nèi)部的所有資源。鎖相環(huán)可以完成 分頻、倍頻、移相等關(guān)于時(shí)鐘的基本操作。 FPGA 設(shè)計(jì)方法 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)一般是從選擇具體的元器件開(kāi)始，通過(guò)這些元器件進(jìn)行邏輯電路設(shè)計(jì)，完成系統(tǒng)中各獨(dú)立功能模塊的設(shè)計(jì)，再把這些模塊連接起來(lái)，組裝成整個(gè)硬件系統(tǒng)。上述過(guò)程是自下而上的。這種設(shè)計(jì)過(guò)程的優(yōu)點(diǎn)是符合硬件工程師的設(shè)計(jì)習(xí)慣，缺點(diǎn)是在進(jìn)行底層設(shè)計(jì)時(shí)缺乏對(duì)整個(gè)系統(tǒng)總體性能的把握，在整個(gè)系統(tǒng)設(shè)計(jì)完成后，如果發(fā)現(xiàn)性能不能滿足要求，修改起來(lái)比較困難，因而設(shè)計(jì)周期長(zhǎng)。 與上述設(shè)計(jì)過(guò)程相反，自頂向下的設(shè)計(jì)過(guò)程是在設(shè)計(jì)的最高層，把整個(gè)系統(tǒng)看成是 包含輸入輸出端口的單個(gè)模塊，并在系統(tǒng)層次上對(duì)其性能進(jìn)行描述，再通過(guò)系統(tǒng)仿真，對(duì)其 23 性能進(jìn)行優(yōu)化，然后這個(gè)系統(tǒng)模塊又可以進(jìn)一步劃分為各個(gè)子功能模塊，再對(duì)每一個(gè)子功能模塊進(jìn)行描述，同時(shí)進(jìn)行相關(guān)的仿真，最后通過(guò) FPGA 開(kāi)發(fā)工具提供的邏輯綜合軟件自動(dòng)地綜合到特定元器件上，從而完成設(shè)計(jì)工作。 采用自頂向下的設(shè)計(jì)方法，可以從一開(kāi)始就掌握要實(shí)現(xiàn)的系統(tǒng)的性能，再結(jié)合要實(shí)現(xiàn)的系統(tǒng)的具體性能要求，通過(guò)調(diào)整，直接進(jìn)行性能的優(yōu)化。隨著設(shè)計(jì)層次的向下的進(jìn)行，系統(tǒng)的性能參數(shù)將進(jìn)一步得到細(xì)化，并隨時(shí)根據(jù)需要進(jìn)行調(diào)整，從而保證了設(shè)計(jì) 的正確性，縮短了設(shè)計(jì)的周期，而且隨著系統(tǒng)的擴(kuò)大，這種設(shè)計(jì)方法的優(yōu)勢(shì)更為明顯。 分布式算法 分布式算法基礎(chǔ) 分布式算法 （ Distributed Arithmetic,DA） 是一項(xiàng)重要的 FPGA 技術(shù)，廣泛地應(yīng)用于計(jì)算乘 積 和： ??????? 10 )(*)(, Nn nxncxcy (31) 。 這種算法可用于濾波器、卷積、相關(guān)、 DFT 等凡是有乘累加運(yùn)算的地方。 一個(gè)線性時(shí)不變網(wǎng)絡(luò)的輸出可用式（ 31）表示。假設(shè) )(nc 為常量， )(nx 為變量。對(duì)于有符號(hào) DA 系統(tǒng)， )(nx 可表示為： bBb bBB nxnxnx 2)()(2)( 10?????? (32） 將式（ 32）代入式（ 31），得 ? ? ??? ?? ????? 10 10 10 2)()()()(2 Nn Nn Bb bbbB nxnxncy ? ? ??????????101010 )()(2)()(2NnBbNn bbBB nxnxnc ??????10 ))(),((2))(),((2Bb bbBB nxncfnxncf （ 33） 其中 x(n)為（ B+1）位， ????10 )()())(),((Nn bb nxnxncf稱為位乘積 ,其中 b=0,? ,B+1。函數(shù)))(),(( nxncf b 的實(shí)現(xiàn)方法是利用一個(gè) LUT 實(shí)現(xiàn)映射，預(yù)先設(shè)定程序的 LUT 接收一個(gè) N位的 24 輸入向量 ))1() , .. . ,1(),0(( ?? Nxxxx bbbb ，輸出為 ))(),(( nxncf b ，各個(gè)映射 ))(),(( nxncf b 都由相應(yīng)的二次冪加權(quán)累加，最后得到一次濾波的結(jié)果。 由上分析可知，分布式算法是將乘法運(yùn)算轉(zhuǎn)換成基于查找表 結(jié)構(gòu)的移位相加算法，從而實(shí)現(xiàn)多個(gè)乘法 運(yùn)算操作。在被乘數(shù)位數(shù)較少的情況下，相比直接的乘法器結(jié)構(gòu)，這種算法有明顯的速度和算法優(yōu)勢(shì)。這種算法尤其是在乘法器資源很少的 FPGA 器件中有很大的應(yīng)用前景。 并行 的分布式算法 分布式算法有串行實(shí)現(xiàn)方式和并行實(shí)現(xiàn)方式。并行方式的算法結(jié)構(gòu)如圖 36所示。圖中 ROM的輸出和求和結(jié)果的輸出都加上了虛線框，這些虛線框?yàn)榱魉€寄存器。上下級(jí)流水線寄存器之間的數(shù)字電路按照時(shí)鐘頻率工作而不用考慮它們本身的延遲，這使得整個(gè)系統(tǒng)的工作頻率增加，從而加快了運(yùn)算速度。 但是這種并 行結(jié)構(gòu)增加了額外的 LUT、寄存器和加法器。當(dāng)輸入數(shù)據(jù)位寬較少時(shí)，比如 4到 8位，這種實(shí)現(xiàn)方式會(huì)有令人滿意的結(jié)果。 圖 36 并行 DA結(jié)構(gòu) 串行 的分布式算法 串行方式不能有效地提高系統(tǒng)的處理速度，但是能夠節(jié)省大量的資源。一個(gè)四階的 FIR濾波器的串行 DA 結(jié)構(gòu) 如圖 37 所示。位移寄存器中存儲(chǔ)著按先入先出順序從高位到 低 位排列的數(shù)據(jù)比特，每隔一個(gè)字長(zhǎng)抽出一個(gè)抽頭。這樣，每個(gè)數(shù)據(jù)的低位到高位將會(huì)相繼移出到抽頭。然后 再 對(duì) ROM 進(jìn)行尋址，得到一個(gè)部分積 后 移位累加，最終得到輸出結(jié)果。 25 圖 37四階 FIR 濾波 器的串行 DA結(jié)構(gòu) 26 第四章 15 階 并行 FIR 數(shù)字濾波器的設(shè)計(jì) 與仿真 頂層文件的設(shè)計(jì) 利用自頂向下設(shè)計(jì)方法，按照并行分布式算法，本 文首先設(shè)計(jì) 出 了并行 FIR 數(shù)字濾波器的頂層文件。其數(shù)據(jù)流向及結(jié)構(gòu)示意圖如圖 41 所示。 x ( n ) 預(yù) 處 理 并 行 延 時(shí)預(yù) 相 加查 找 表移 位 相 加 加 法 器 組輸 出 處 理y （ n ) 圖 41 并行 FIR數(shù)據(jù)及結(jié)構(gòu)圖 頂層文件的 VHDL 代碼 如下： library ieee。FIR 文件 Use 。 entity filter is port(xin:in std_logic_vector(7 downto 0)。輸入端口 clk:in std_logic。 yout:out std_logic_vector(15 downto 0))。十六位輸出 end filter。 architecture arc of filter is ponent reg is port (xin: in std_logic_vector (23 downto 0)。 clk:in std_logic。 yout:out std_logic_vector(15 downto 0))。