【正文】 D8056 芯片構(gòu)建了衰減電路，接口的輸入范圍是5V~+5V(10Vpp)。衰減以后，輸入范圍滿足 AD 芯片的輸入范圍（0~2V）。轉(zhuǎn)換公式如下： 當(dāng)輸入信號 Vin=5(V)的時(shí)候，則輸入到 AD 的信號 Vad=2(V)；當(dāng)輸入信號 Vin=5(V)的時(shí)候，則輸入到 AD 的信號 Vad=0(V)；本例使用的高速DA芯片是AD公司推出的AD9708。AD9708是8位，125MSPS的 DA 轉(zhuǎn)換芯片，內(nèi)置 參考電壓，差分電流輸出。芯片內(nèi)部結(jié)構(gòu)圖如下圖所示:圖19 DA結(jié)構(gòu)圖通過上述AD/DA的資料可以知道，上述芯片完全達(dá)到了為本例的濾波器提供輸入信號以及完整的將本例的濾波器輸出的信號還原成模擬信號的要求。甚至可以說大大超出了本例中的要求，但更具上述AD/DA的價(jià)格與同類器件以及性能更低的器件對比，上述AD/DA價(jià)格最低，性能最好所以選擇上述器件。在Quartus Ⅱ中完成頂層文件，編譯成功后下載到FPGA中正確連接好電路此系統(tǒng)徹完成。圖20 最終的頂層文件ADinput位AD的輸入信號，Clock為FPGA自帶的時(shí)鐘信號源20MHz，經(jīng)過鎖相環(huán)分成三股信號，第一股被鎖相環(huán)二分頻后接著又通過一個(gè)5分頻器兩個(gè)10分頻器最終變?yōu)?0KHz的時(shí)鐘信號提供給濾波器。其他兩股不變分別位AD和DA提供時(shí)鐘信號。AD_clk為AD芯片提供時(shí)鐘信號，OUTPUT[7..0]為濾波器的輸出接入DA芯片?？偨Y(jié) 2013年初，我開始了我的畢業(yè)設(shè)計(jì)準(zhǔn)備工作，時(shí)至今日，畢業(yè)十幾基本完成。從最初的茫然到對設(shè)計(jì)思路的逐漸清晰，整個(gè)設(shè)計(jì)過程收貨頗豐。幾個(gè)月的潛心研究，緊張而又充實(shí)的畢業(yè)設(shè)計(jì)終于落下了帷幕。回味下這段日子的經(jīng)歷和感受，我感慨萬千，這次畢業(yè)設(shè)計(jì)的過程中我擁有了無數(shù)難忘的回憶以及在專業(yè)上巨大的收獲。我的畢業(yè)設(shè)計(jì)課題是：基于DSP Builder數(shù)字濾波器的設(shè)計(jì)與實(shí)現(xiàn)。首先使用Matlab中的FDATool計(jì)算濾波系數(shù)并做基本的分析，然后對上面得到的濾波系數(shù)量化取整，再使用Matlab建立一個(gè)新的MDL模型文件，使用DSPbuilder建立20階濾波器的模型，將量化取整后的濾波系數(shù)填入模型中完成濾波器并進(jìn)行仿真生成VHDL語言。最后在QuartusⅡ中完成AD/DA驅(qū)動模塊，完成頂層文件編譯下載到FPGA中完成 FIR濾波器的設(shè)計(jì)。剛開始拿到這個(gè)畢業(yè)設(shè)計(jì)題時(shí)我覺得這將會是一個(gè)很好做的課題，但很快設(shè)計(jì)過程中一個(gè)接著一個(gè)的難題徹底糾正了我的想法。其中一些難關(guān)以及心得還是值得在文章的最后和大家分享一下。第一個(gè)難題就是設(shè)計(jì)軟件的安裝，本課題需要用到 Matlab、QuartusⅡ和DSPbuilder 。其次安裝順序必須正確要先安裝Matlab再安裝QuartusⅡ最后安裝DSPbuilder否則也會出現(xiàn)上述問題。最后安裝這些軟件時(shí)全部都必須是默認(rèn)路徑。沒有一本相關(guān)的書籍或文獻(xiàn)上有軟件安裝的指導(dǎo)，摸索出上述經(jīng)驗(yàn)確實(shí)花了不少精力。第二個(gè)是AD/DA的選擇。我們都知道AD/DA的位數(shù)越高越好速度越快越好，但位數(shù)越高速度越快的AD/DA價(jià)格就越貴。在看了很多文獻(xiàn)，以及多次試驗(yàn)后發(fā)現(xiàn)AD/DA的位數(shù)以及速度是根據(jù)濾波器的階數(shù)和截止頻率的要求來決定的。AD/DA的速度很好選擇，就是AD/DA的最大采樣頻率要大于截止頻率的兩倍。而AD/DA尤其是DA的位數(shù)選擇則要取決于濾波器的階數(shù)，經(jīng)過多次試驗(yàn)發(fā)現(xiàn)24階一下的FIR濾波器8位的AD/DA就可以很好的滿足，三十幾階的FIR濾波器則需要10位AD/DA才能有比較理想的效果，更高階數(shù)的濾波器則需要更高位的濾波器。第三個(gè)是AD輸出端口和濾波器輸入端口的匹配問題，AD輸出為“11111111”時(shí)表示的數(shù)值為256，而在濾波器輸入端口中“11111111”如果是Signed inter 則表示為128，如果是Unsigned inter則表示1，所以如果濾波器的輸入為8為的話直接和AD的輸出相連是絕對得不到所需要的結(jié)果的。解決方案就是如上文所說的那樣將濾波器的輸入端的位數(shù)改為9位Signed inter，最高位設(shè)置為0。解決了這些難題后我感覺我對FIR濾波器的理解前進(jìn)了一大步。 此次的經(jīng)歷會使我終身受益，我感受到要是真真正正用心去做一件事情，是真正的自己學(xué)習(xí)和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不會有所突破。希望這次的經(jīng)歷能讓我在今后的學(xué)習(xí)生活中激勵(lì)我繼續(xù)進(jìn)步。參考文獻(xiàn)[1][C]，西安電子科技大學(xué)，2011.[2](第三版）[M]，高等教育出版社，2006.[3]（第4版）M]．高等教育出版社．2004．[4]羅韓君，劉明偉， Builder的FIR濾波器設(shè)計(jì)與實(shí)現(xiàn).《微計(jì)算機(jī)信息》(嵌入式與 SOC)2009(25) :2930.[5]屈星，唐寧， FPGA 的 IIR 數(shù)字濾波器的設(shè)計(jì)與仿真[J].計(jì)算機(jī)仿真，2009，26（8）：304307.[6]于亞萍，劉源，[J].計(jì)算機(jī)工程與應(yīng)用，2011，47（27).[7] I [J],2006(9): 101103.[8]Vinay [M]，電子工業(yè)出版社，1998.[9]趙文亮，蔣冰. 基于FPGA 的高階高速FIR 濾波器設(shè)計(jì)與實(shí)現(xiàn)[J]. 中國有線電視，2006，(3):329334.[10]劉建成，鄒應(yīng)全，[J].南京信息工程大學(xué)學(xué)報(bào)：自然科學(xué)版，2010，2（5）：400404.[11]潘松. SOPC技術(shù)實(shí)用教程[M].北京：清華大學(xué)出版社，2005.[12]Altera Device Package Information Data Sheet . Altera 公司.[13]毛超，[J].電腦與電信, 2008(05)：7072 .[14]朱繼洪，黃隆勝，[J]. 科技廣場 , 2007(11)：225227.[15]YONG LIAN，A MODIFIED FREQUENCYRESPONSE MASKING STRUCTURE FOR HIGHSPEED FPGA IMPLEMENTATION OF SHARP FIR FILTERS，Journal of Circuits, Systems, and ComputersVol. 12，No. 5 (2003) 643–654.[16][C]. 中南民族大學(xué)，2009.致謝歷時(shí)將近半年時(shí)間這篇論文終于寫完了，在論文的寫作過程中遇到了大量的困難和障礙，都在老師和同學(xué)的幫助下度過了。特別是要強(qiáng)烈感謝我的論文指導(dǎo)老師譚敏老師，她給予我無私的指導(dǎo)并且不厭其煩的幫助我解決各種難題，花大量的時(shí)間幫我進(jìn)行論文的修改。在此向指導(dǎo)以及幫助過我的眾位老師表示衷心的感謝！ 對這篇論文所涉及到的每一位專家學(xué)者我也要在此表示感謝。本文引用了多位學(xué)者的研究文獻(xiàn)，假如沒有各位學(xué)者研究成果所給我的幫助以及啟發(fā)，我將很難完成本篇論文的寫作。 感謝我的同學(xué)們，在論文的寫作過程中給予我了很多關(guān)心，并且在論文的撰寫和排版過程中給予熱情的幫助。 由于我的學(xué)術(shù)水平有限，所寫論文難免有不足之處，懇請各位老師和學(xué)友批評以及指正！ 馮博 2013年5月于合肥學(xué)院23