【正文】 難，在與指導(dǎo)老師的研究中我們發(fā)現(xiàn)問題出在實(shí)數(shù)乘法的問題上。在Verilog的運(yùn)算中實(shí)數(shù)乘法需要特殊的小數(shù)乘法器來單元來實(shí)現(xiàn)。在原來的38階濾波器的設(shè)計(jì)中出現(xiàn)了這樣子的問題。我們使用過這樣的程序：reg [63:0] filter_in_force [0:3344]。 reg [63:0] filter_out_expected [0:3344]。 // Function definitions function real abs_real。 input real arg。 begin abs_real = arg 0 ? arg : arg。 end endfunction //function abs_real // Component Instances filter u_filter ( .clk(clk)， .clk_enable(clk_enable)， .reset(reset)， .filter_in(filter_in)， .filter_out(filter_out) )。 initial begin // Constants filter_in_force [0] = $realtobits(+000)。 filter_in_force [1] = $realtobits(+000)。 filter_in_force [2] = $realtobits(+000)。filter_in_force [3] = $realtobits(+000)?！到y(tǒng)無法實(shí)現(xiàn)real值得計(jì)算，于是這里需要我們用小數(shù)乘法器進(jìn)行特殊單元的方案解決。于是我們要進(jìn)行小數(shù)乘法器的設(shè)計(jì)。隨著FPGA 的發(fā)展以及相應(yīng)EDA 軟件工具的成熟，F(xiàn)PGA 在高速數(shù)字信號(hào)處理領(lǐng)域得到了越來越廣泛的應(yīng)用。而乘法，尤其是浮點(diǎn)乘法運(yùn)算是數(shù)值計(jì)算和數(shù)據(jù)分析中最常用的運(yùn)算之一。目前，多數(shù)FPGA 上可以實(shí)現(xiàn)整數(shù)和標(biāo)準(zhǔn)邏輯矢量的乘法，但不支持浮點(diǎn)乘法運(yùn)算， 因此使得FPGA 在數(shù)值計(jì)算、數(shù)據(jù)分析和信號(hào)處理等方面受到了限制。本文采用適合于FPGA 實(shí)現(xiàn)的自定義26 位浮點(diǎn)數(shù)據(jù)格式，利用改進(jìn)的基4Boot h 編碼運(yùn)算方式，以及CSA和4 2 壓縮器綜合的Wallace 樹形結(jié)構(gòu)，減少了部分積，使系統(tǒng)具有高速度，低功耗的特點(diǎn)，并且結(jié)構(gòu)規(guī)則。在尾數(shù)的舍入中采用了基于預(yù)測(cè)和選擇的舍入方法，進(jìn)一步提高了運(yùn)算的速度，優(yōu)化了乘法器的性能。 modulefix_mult ( clk，rst_n，in_a，in_b，x1，x2，x3，x4，x5，x6，x7，y_out )。 inputclk，rst_n。//時(shí)鐘和復(fù)位信號(hào) input[31:0] in_a，in_b。//輸入的被乘數(shù)和乘數(shù) output[31:0] y_out。//輸出的乘積 /*寄存器類型變量 為了能更清楚的了解全處理過程， 特地設(shè)計(jì)為輸出的，不然仿真可能會(huì)被綜合掉*/ output[15:0] x1，x2，x3，x4。 output[0:0] x5。 output[29:0] x6。 output[31:0] x7。///////////////////////////////////////////////////// reg[31:0] y_out。 reg[15:0] x1，x2，x3，x4。 reg[0:0] x5。 reg[29:0] x6。 reg[31:0] x7。 always@ (posedgeclk ) begin if(!rst_n )//復(fù)位時(shí)，全部寄存器變量清零 begin x1=1639。b0。 x2=1639。b0。 x3=1639。b0。 x4=1639。b0。 x5=139。b0。x6=3039。b0。 x7=3239。b0。 y_out=3239。b0。 end else/ begin x1=in_a[31:16]。//截取16位被乘數(shù)， x2=in_b[31:16]。//截取16位乘數(shù) x3=(x1[15]==0)?x1:{x1[15]，~x1[14:0]+139。b1}。 //據(jù)最高位判斷是否為負(fù)數(shù)， //若負(fù)數(shù)則把補(bǔ)碼轉(zhuǎn)成原碼 x4=(x2[15]==0)?x2:{x2[15]，~x2[14:0]+139。b1}。 x5=x3[15]^x4[15]。//兩數(shù)符號(hào)位相異或，得到乘積的符號(hào)位 x6=x3[14:0]*x4[14:0]。//兩數(shù)的數(shù)據(jù)位相乘 x7={x5，x6，139。b0}。 //乘積由1位符號(hào)位和30位數(shù)據(jù)位及1位無關(guān)組成； //因?yàn)槭切?shù)，往低位生長(zhǎng)，所以無關(guān)位放置最低位 y_out=(x7[31]==0)?x7:{x7[31]，~x7[30:0]+139。b1}。 end end endmodule 小數(shù)乘法器的仿真結(jié)果如下圖214所示：圖214小數(shù)乘法器仿真結(jié)果全過程可以看成：把32位的小數(shù)截取高16位左移16位，變?yōu)?6位整數(shù)相乘得到32位整數(shù)乘積后，右移32位調(diào)整無關(guān)位的位置得到32位小數(shù)，這樣就可以完成早期程序中的小數(shù)乘法功能，然后來進(jìn)行設(shè)計(jì)中的FPGA數(shù)字濾波器設(shè)計(jì)的優(yōu)化。在先前的設(shè)計(jì)中我們使用Matlab進(jìn)行綜合仿真設(shè)計(jì)，并且借助FDAtool設(shè)計(jì)出濾波器。在Quartus 2的仿真中我們發(fā)現(xiàn)程序無法正常的完成運(yùn)行，究其原因在于小數(shù)乘法器的問題。在原來的濾波器中需要對(duì)每一個(gè)參數(shù)進(jìn)行單獨(dú)設(shè)置，這樣會(huì)使得程序占有巨量的篇幅大大的增加了工作量和容錯(cuò)度。于是，我們需求另外一種方法來解決這個(gè)問題，后來我們研究了移位算法。利用移位來把小數(shù)運(yùn)算轉(zhuǎn)換成整數(shù)運(yùn)算，這樣我們的11階濾波器程序大大減少篇幅同時(shí)也增加了程序的可讀程度和穩(wěn)定程度。3 濾波器仿真濾波 在Matlab中進(jìn)行我們?cè)O(shè)計(jì)過的FIR數(shù)字濾波器的仿真，首先我們啟動(dòng)Matlab中的Simulink，啟動(dòng)方式是直接在文本窗口中輸入命令Simulink，或者點(diǎn)擊Matlab中的快速啟動(dòng)按鈕。圖215 Simulink工具窗口圖本論文模擬一個(gè)混合信號(hào)正弦波信號(hào)他包涵了10,30,60（Hz）的信號(hào)，在Matlab模擬出來是這樣一個(gè)信號(hào)：Fs=200。
t=(1:200)/Fs。
x1=sin(2*pi*t*10)。
x2=sin(2*pi*t*30)。
x3=sin(2*pi*t*60)。
X= x1+ x2+ x3。
plot(t，X)。
title(39。楊成杰本科畢業(yè)設(shè)計(jì)混合正弦波信號(hào)X(t)濾波前39。)。
grid。Module end//整個(gè)模擬濾波信號(hào)結(jié)束//使用軟件仿真出待濾波信號(hào)混合信號(hào)設(shè)定之后利用Matlab工具進(jìn)行模型仿真。圖216 Matlab中模擬的混合信號(hào) 然后在程序中設(shè)置好仿真模型如下圖（217）圖217 Simulink模型仿真設(shè)置好仿真參數(shù)，對(duì)各個(gè)信號(hào)進(jìn)行單獨(dú)修改和設(shè)置如下圖（218）：圖218 sin(2*pi*30*t)參數(shù)模塊在主設(shè)置中，振幅(Amplitude)設(shè)置為1， 頻率（Frequency）設(shè)置為30Hz， 輸出混合為實(shí)常量，樣本時(shí)間為1/1000， 采樣幀數(shù)設(shè)置為1幀，以下不同頻率信號(hào)同理設(shè)置： 圖219 sin(2*pi*10*t)參數(shù)模塊圖220 混合參數(shù)模塊圖221 仿真設(shè)計(jì)模塊最后來設(shè)置仿真參數(shù)：在Matlab模型窗口打開菜單[Simulation:Configuration Parameters]。找到【Simulation　Configuration Parameters】對(duì)話框，設(shè)置仿真參數(shù)如下Configuration Parameters設(shè)置完成之后運(yùn)行：可以直接點(diǎn)擊模塊窗口中的 ，開始進(jìn)行仿真。輸出結(jié)果如圖222所示：圖222 濾波前信號(hào)波形圖圖223濾波后信號(hào)波形圖 仿真總結(jié)由上面的仿真結(jié)果輸出圖可以看出，所設(shè)計(jì)的數(shù)字帶通濾波器使混合輸入信號(hào)中頻率為30Hz的正弦波信號(hào)通過，明顯的出現(xiàn)了帶中信號(hào)。而將頻率為10Hz和60Hz的正弦波信號(hào)大大衰減，從而達(dá)到濾波效果。用Matlab Simulink仿真數(shù)字濾波器設(shè)計(jì)更加直觀，操作便捷，易于分析。4 總結(jié)與展望 設(shè)計(jì)成果總結(jié)在理論積累和重復(fù)實(shí)踐的基礎(chǔ)上，多種濾波器設(shè)計(jì)思路已經(jīng)相當(dāng)成熟，設(shè)計(jì)出來的濾波器通過仿真概率高，仿真結(jié)果符合設(shè)計(jì)要求。FIR數(shù)字濾波器的設(shè)計(jì)方式選擇更具有科學(xué)性和時(shí)效性，可以根據(jù)自己熟悉的軟件，需要的FIR數(shù)字濾波器的精度，F(xiàn)IR數(shù)字濾波器的類型和濾波器階數(shù)來靈活選擇設(shè)計(jì)思路