【正文】 可以定義幅值衰減的情況。FDATool界面總共分兩大部分，一部分是Design Filter，在界面的下半部，用來(lái)設(shè)置濾波器的設(shè)計(jì)參數(shù)，另一部分則是特性區(qū)，在界面的上半部分，用來(lái)顯示濾波器的各種特性。 %設(shè)計(jì)濾波器參數(shù)仿真完成之后，掌握如何去利用已有的指標(biāo)去設(shè)計(jì)一個(gè)濾波器，總的來(lái)說(shuō)就是四項(xiàng)：通過(guò)傅里葉逆變換獲得理想濾波器的單位脈沖響應(yīng)hd(n)。close all。在這里我以一個(gè)例子來(lái)說(shuō)明函數(shù)的選擇方式：用窗函數(shù)法設(shè)計(jì)FIR帶通濾波器。)line([0，]，[3，3])。plot(w，20*log10(abs(hw)))。Fs=2。我們可以看出設(shè)計(jì)參數(shù)f=[1/4，5/16]，m=[1，0]。圖23各種理想數(shù)字濾波器的幅度頻率響應(yīng) FIR數(shù)字濾波器的理論計(jì)算方式與參數(shù)轉(zhuǎn)換思想 在理論上掌握了FIR數(shù)字濾波器的基本原理之后，本文需要對(duì)設(shè)計(jì)思想進(jìn)行一個(gè)多方位的論證和嘗試。相位響應(yīng)的指標(biāo)形式，一半是指系統(tǒng)在通頻帶中藥有線性相位。在前面本文已經(jīng)討論過(guò)， FPGA的實(shí)現(xiàn)中將對(duì)各種方法進(jìn)行比較，找出最優(yōu)設(shè)計(jì)方式。經(jīng)過(guò)一個(gè)線性卷積過(guò)程，從時(shí)域上輸入信號(hào)與濾波器的單位沖擊響應(yīng)作一個(gè)卷積和。數(shù)字濾波器（Digital filter)是由數(shù)字乘法器、加法器和延時(shí)單元組成的一種裝置。本文在FPGA元器件的基礎(chǔ)上，實(shí)現(xiàn)現(xiàn)代FIR數(shù)字濾波器功能。對(duì)整個(gè)FPGA元件，計(jì)劃采用模塊化、層次化設(shè)計(jì)思想，從而對(duì)各個(gè)部分功能進(jìn)行更為詳細(xì)的理解和分工設(shè)計(jì)。眾所周知，靈活性和實(shí)時(shí)性是工程實(shí)踐中對(duì)數(shù)字信號(hào)處理的基本要求。在以往使用的各種濾波器技術(shù)中，不難發(fā)現(xiàn)有許許多多的問(wèn)題。最終FIR數(shù)字濾波器的設(shè)計(jì)語(yǔ)言選擇VHDL硬件編程語(yǔ)言。并且研究多種快速的FIR數(shù)字濾波器的理論設(shè)計(jì)思想和程序設(shè)計(jì)方法。其功能是對(duì)輸入離散信號(hào)的數(shù)字代碼進(jìn)行運(yùn)算處理，以達(dá)到改變信號(hào)頻譜的目的。下面是卷積定義式： （1）LTI數(shù)字濾波器在一般情況下分為有限脈沖響應(yīng)（Finite impulse response）和無(wú)限脈沖響應(yīng)(Infinite impulse response)，F(xiàn)IR數(shù)字濾波器的設(shè)計(jì)方法和IIR濾波器的設(shè)計(jì)方法有很大的差別。從而達(dá)到減少資源占有和提高系統(tǒng)作業(yè)速度的目的，更好的體現(xiàn)實(shí)時(shí)性的數(shù)字濾波器優(yōu)勢(shì)。幅度指標(biāo)：絕對(duì)指標(biāo)，它給出對(duì)幅度響應(yīng)函數(shù)的要求，一般用于FIR濾波器的設(shè)計(jì)。首先設(shè)計(jì)者設(shè)計(jì)濾波器要有一個(gè)硬性的指標(biāo)，這個(gè)指標(biāo)可以是直接給出最基本的數(shù)據(jù)，也有多重表現(xiàn)形式。dev的計(jì)算根據(jù)公式：Rp=200于是有Rp=20，所以dev(1)，dev(2)可以被表示出來(lái)。f=[fc，fs]。grid。 %畫(huà)線檢驗(yàn)設(shè)計(jì)結(jié)果line([1/4，1/4]，[90，5])。指標(biāo)如下：高端通帶截止頻率 高端阻帶截止頻率 低端阻帶截止頻率 低端通帶截止頻率 通帶最大衰減 Rp=1dB阻帶最小衰減 Rs=60dB在這樣一個(gè)例子中，可以看到它明確的給出了Rs=60dB來(lái)設(shè)置窗函數(shù)類(lèi)型和階次。wls=*pi。分析給定參數(shù)，計(jì)算出濾波器的階數(shù)，頻率等等相關(guān)指標(biāo)。Design Filter部分主要分為：Filter Type(濾波器類(lèi)型)選項(xiàng)，包括Lowpass(低通)、Highpass(高通)、Bandpass(帶通)、Bandstop(帶阻)和特殊的FIR濾波器。例如設(shè)計(jì)帶通濾波器時(shí)，可以定義Wstop1(頻率Fstop1處的幅值衰減)、Wpass(通帶范圍內(nèi)的幅值衰減)、Wstop2(頻率Fstop2處的幅值衰減)。各系數(shù)可用matlab編程轉(zhuǎn)成二進(jìn)制補(bǔ)碼： /* * Filter Coefficients (C Source) generated by the Filter Design and Analysis Tool * * Generated by MATLAB(R) and the * * Generated on: 22Mar2011 20:09:12 * *//* * DiscreteTime FIR Filter (real) * * Filter Structure : DirectForm FIR * Filter Order : 38 * Stable : Yes * Linear Phase : Yes (Type 1) *//* General type conversion for MATLAB generated Ccode */include /* * Expected path to * D:\MATLAB7\extern\include\ */const int BL = 39。對(duì)于是數(shù)字信號(hào)，需要對(duì)先前分析計(jì)算中分解獲得的二階子系統(tǒng)的濾波器系數(shù)進(jìn)行量化，即用一個(gè)固定的字長(zhǎng)加以表示?？删幊踢壿嬈鱌LD(Programmable Logic Devices)是ASIC(Application Specific Integrated Circuits的一個(gè)重要分支。而且修改邏輯可在系統(tǒng)設(shè)計(jì)和使用過(guò)程的任一階段中進(jìn)行，并且只須通過(guò)對(duì)所用的FPGA器件進(jìn)行重新編程即可完成，給系統(tǒng)設(shè)計(jì)提供了很大的靈活性。FPGA器件集成度高，使用時(shí)印刷線路板電路布局布線簡(jiǎn)單。其次，F(xiàn)PGA器件可使印刷線路板面積和需要的插件減少，從而使系統(tǒng)的制造費(fèi)用降低。 　　此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。Verilog HDL進(jìn)行設(shè)計(jì)最大的優(yōu)點(diǎn)是其工藝無(wú)關(guān)性。FIR濾波器采用對(duì)稱(chēng)結(jié)構(gòu)，每個(gè)抽頭的輸出分別乘以相應(yīng)加權(quán)的二進(jìn)制值，再將結(jié)果相加。因此，程序設(shè)計(jì)是正確的。 reg [8:0]sxin[0:32]。 for(k=32。mult13_8 uut4(clk，c4，xx[4]，acc5)。mult13_8 uut12(clk，c12，xx[12]，acc13)。使用移位代替乘法運(yùn)算這個(gè)方法的優(yōu)點(diǎn)是速度快，例如11階的濾波器，完成一次運(yùn)算需要11次乘法，如果使用單MAC的話，需要11個(gè)時(shí)鐘周期來(lái)完成，而使用移位方法可以在一個(gè)時(shí)鐘周期完成11個(gè)乘法運(yùn)算；缺點(diǎn)是需要另外去完成濾波系數(shù)到移位位數(shù)的換算，如果修改濾波系數(shù)的話，程序修改將會(huì)比較麻煩，同時(shí)硬件資源也要使用多一些。4*應(yīng)用原來(lái)的位代替 1111在原來(lái)的38階濾波器的設(shè)計(jì)中出現(xiàn)了這樣子的問(wèn)題。 filter_in_force [1] = $realtobits(+000)。本文采用適合于FPGA 實(shí)現(xiàn)的自定義26 位浮點(diǎn)數(shù)據(jù)格式，利用改進(jìn)的基4Boot h 編碼運(yùn)算方式，以及CSA和4 2 壓縮器綜合的Wallace 樹(shù)形結(jié)構(gòu)，減少了部分積，使系統(tǒng)具有高速度，低功耗的特點(diǎn)，并且結(jié)構(gòu)規(guī)則。 output[29:0] x6。b0。b0。//截取16位被乘數(shù)， x2=in_b[31:16]。b0}。利用移位來(lái)把小數(shù)運(yùn)算轉(zhuǎn)換成整數(shù)運(yùn)算，這樣我們的11階濾波器程序大大減少篇幅同時(shí)也增加了程序的可讀程度和穩(wěn)定程度。
plot(t，X)。輸出結(jié)果如圖222所示：圖222 濾波前信號(hào)波形圖圖223濾波后信號(hào)波形圖 仿真總結(jié)由上面的仿真結(jié)果輸出圖可以看出，所設(shè)計(jì)的數(shù)字帶通濾波器使混合輸入信號(hào)中頻率為30Hz的正弦波信號(hào)通過(guò)，明顯的出現(xiàn)了帶中信號(hào)。用Matlab Simulink仿真數(shù)字濾波器設(shè)計(jì)更加直觀，操作便捷，易于分析。楊成杰本科畢業(yè)設(shè)計(jì)混合正弦波信號(hào)X(t)濾波前39。圖215 Simulink工具窗口圖本論文模擬一個(gè)混合信號(hào)正弦波信號(hào)他包涵了10,30,60（Hz）的信號(hào)，在Matlab模擬出來(lái)是這樣一個(gè)信號(hào)：Fs=200。b1}。b1}。b0。b0。///////////////////////////////////////////////////// reg[31:0] y_out。 modulefix_mult ( clk，rst_n，in_a，in_b，x1，x2，x3，x4，x5，x6，x7，y_out )。filter_in_force [3] = $realtobits(+000)。 reg [63:0] filter_out_expected [0:3344]。的原碼 4的原碼：1000=mult13_8 uut14(clk，c14，xx[14]，acc15)。mult13_8 uut6(clk，c6，xx[6]，acc7)。k=k1) sxin[k]=sxin[k1]。 reg [8:0]xx[16:0]。 input clk。這個(gè)方法的實(shí)現(xiàn)中，使用了移位代替乘法運(yùn)算來(lái)實(shí)現(xiàn)濾波器乘加的方法。VerilogHDL是一種硬件描述語(yǔ)言(hardware description language)，為了制作數(shù)字電路而用來(lái)描述ASIC和FPGA的設(shè)計(jì)之用。目前Altera已經(jīng)停止了對(duì)Maxplus II 的更新支持，Quartus II 與之相