【導(dǎo)讀】理的基本模塊之一。在工程實踐中，往往要求對信號處理要有實時性和靈活性，而己有的一。些軟件和硬件實現(xiàn)方式則難以同時達到這兩方面的要求。隨著可編程邏輯器件和FDA技術(shù)的。電子工程師采用FPGA器件來實現(xiàn)FIR濾波器。通過VHDL語言和電路來實現(xiàn)，并通過軟件QuartusII進行仿真和綜合。對其進行了詳細(xì)的討論。針對分布式算法中查找表規(guī)模過大的缺點，采用多塊查找表和OBC. 在設(shè)計中采用了層次化、模塊化的設(shè)計思想，將整個濾波器劃分為多個功能模塊，仿真結(jié)果表明，本論文設(shè)計的濾波器硬件規(guī)模較小，采樣率達到了。

　　

【正文】 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 0 1 2 3( ) / 2c c c c? ? ? ? 16 第 3章 EDA技術(shù)和可編程邏輯器件 隨著計算機軟件、硬件和集成電路制造技術(shù)的飛速發(fā)展，數(shù)字電路硬件設(shè)計復(fù)雜程度的快速增長，以及產(chǎn)生的設(shè)計成果可繼承性的需要，對數(shù)字電子系統(tǒng)的設(shè)計方法產(chǎn)生了極大的影響，傳統(tǒng)的以中小規(guī)模集成電路為基礎(chǔ)模塊、以電路圖為表達方式的數(shù)字電子系統(tǒng)的設(shè)計方法正逐步被 EDA技術(shù)的設(shè)計方法所取代。 傳統(tǒng)的數(shù)字電子系統(tǒng)是由許多子系統(tǒng)或邏輯模塊構(gòu)成的。設(shè)計者可根據(jù)各模塊的功能選擇適當(dāng)?shù)?MCU(微處理器和單片機 )和 SSI、 MSI、 LSI芯片拼接成預(yù)定的數(shù)字電子系統(tǒng)，是用搭積木式的方法完成設(shè)計的。數(shù)字電子系統(tǒng)最 初的“積木塊”是具有固定功能的標(biāo)準(zhǔn)集成電路器件，設(shè)計者只能根據(jù)需要選擇合適的器件，并按照器件推薦的電路搭成電子系統(tǒng)，在設(shè)計時，設(shè)計者沒有靈活可言，搭成的系統(tǒng)需要的芯片種類多且數(shù)目大。這種設(shè)計方法一直為許多硬件開發(fā)工程師所沿用 [6]。它有以下幾個主要特點： (1)采用“自底向上” (Bottom Up)的設(shè)計方法 “自底向上”的電子系統(tǒng)設(shè)計方法的主要步驟是： 根據(jù)系統(tǒng)對硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖，然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對系統(tǒng)的功能進行細(xì)化，合理地劃分功能模塊，并畫出系 統(tǒng)功能框圖 。接著進行各功能模塊的細(xì)化和電路設(shè)計 。各功能模塊電路設(shè)計、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進行系統(tǒng)的調(diào)試 。最后完成整個數(shù)字系統(tǒng)的硬件設(shè)計。可以看出，系統(tǒng)硬件的設(shè)計是從選擇具體元器件開始的，并用這些元器件進行邏輯電路設(shè)計，即從最底層開始設(shè)計，完成系統(tǒng)各獨立功能模塊設(shè)計，然后再將各功能模塊連接起來，直至到最高層，完成整個系統(tǒng)的硬件設(shè)計。 (2)在數(shù)字系統(tǒng)硬件設(shè)計的后期進行仿真和調(diào)試 由于進行仿真和調(diào)試的儀器一般為系統(tǒng)仿真器、邏輯分析儀和示波器等，所以在傳統(tǒng)硬件電路設(shè)計中，仿真和調(diào)試 只能在系統(tǒng)硬件設(shè)計完成后期進行，系統(tǒng)設(shè)計存在的問題也只能在后期出現(xiàn)，對系統(tǒng)設(shè)計人員有較高的要求。 (3)用符號和電路圖的方式描述設(shè)計 用上述設(shè)計方法設(shè)計的數(shù)字電子系統(tǒng)最后形成的設(shè)計文件，主要是由若干張電路圖構(gòu)成的文件。在電路圖中詳細(xì)標(biāo)注了各邏輯單元、器件的名稱和相互之間的信號連接關(guān)系。對于小的系統(tǒng)，這種電原理圖只要幾十張或兒百張就行了。但是，系統(tǒng)比較大，硬件比較復(fù)雜，那么這種電路圖可能需要更多張。這樣多的電路圖給設(shè)計歸檔、閱讀、修改和使用帶來很大的不便 [9]。 EDA技術(shù) EDA是 Electronic Design Automation的縮寫，即為電子設(shè)計自動化， EDA技術(shù)是現(xiàn)代電子設(shè)計技術(shù)的核心，是從 CAD(計算機輔助設(shè)計， Computer Assist Design)和 CAE(計算機輔助I程 ,Computer Assist Engineering Design)的概念發(fā)展而來。 所謂 EDA技術(shù)，就是以大規(guī)?？删幊唐骷鳛樵O(shè)計載體，以硬件描述語言作為系統(tǒng)邏輯 17 描述的主要表達方法，以計算機和 EDA開發(fā)軟件為設(shè)計工具，通過開發(fā)軟件自動完成對用文本方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、 邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完成對于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，并最終形成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 用 EDA技術(shù)進行電子系統(tǒng)的設(shè)計，具有下面的特點： (1)用軟件即文本文件的方式設(shè)計硬件。 (2)用軟件設(shè)計的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是用有關(guān)的開發(fā)軟件自動完成的。 (3)設(shè)計過程中可用有關(guān)的軟件進行仿真。 (4)系統(tǒng)可現(xiàn)場編程、在線升級。 (5)整個系統(tǒng)可集成在一個芯片卜，體積小、功耗低、可靠性高。 EDA技術(shù)的主要內(nèi)容 EDA技術(shù)主要包含下面 3個方面的內(nèi)容： 大 規(guī)?？删幊踢壿嬈骷挥布枋稣Z言；軟件開發(fā)工具 。 大規(guī)?？删幊唐骷? 可編程器件 (PLD， Programmable Logic Device)是一種由用戶編程來實現(xiàn)某種邏輯功能的新型邏輯器件，芯片內(nèi)的邏輯門、觸發(fā)器等硬件資源可由用戶編程連接實現(xiàn)專用的用戶邏輯功能。 傳統(tǒng)的數(shù)字系統(tǒng)的設(shè)計，是應(yīng)用 MCU(微處理器和單片機 )和 MSI， SSI通用數(shù)字電路芯片構(gòu)成電路系統(tǒng)。這種系統(tǒng)可以通過 2種途徑改變器件的邏輯功能，即 MCU的軟件編程和特定器件的控制字配置，而且器件引腳功能的硬件方式是不可任意改變的。 PLD器件的發(fā)明 和應(yīng)用，給數(shù)字電子系統(tǒng)的設(shè)計帶來極大的靈活性， PLD器件可以通 過軟件編程對其硬件結(jié)構(gòu)和工作方式進行重構(gòu)，使得硬件設(shè)計如同軟件設(shè) 計一樣方便快捷。從某種意義來說，用 PLD器件構(gòu)成的數(shù)字系統(tǒng)又回到了原來數(shù)字邏輯門電路的結(jié)構(gòu)之中，但這是一種更高層次的循環(huán)，是電路設(shè)計方法否定之否定運動，它在更高層次上容納了過去數(shù)字技術(shù)的優(yōu)秀部分，是對 MCU系統(tǒng)的一種揚棄，但在電子設(shè)計的技術(shù)操作和系統(tǒng)構(gòu)成的整體上卻是質(zhì)的飛躍 [7,8,10]。 FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列 )，和 CPLD(Complex Programmable Logic Device，復(fù)雜可編程邏輯器件 )是大規(guī)?？删幊唐骷闹髁鳟a(chǎn)品，它們的應(yīng)用己是十分廣泛，隨著 EDA技術(shù)的普及成為電子設(shè)計領(lǐng)域的重要角色。 高集成度、高速度和高可靠性是 FPGA最明顯的特點，其時鐘延時可小至 ns級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有著廣泛的應(yīng)用前景。在高可靠應(yīng)用領(lǐng)域，如果設(shè)計得當(dāng)，將不會存在類似于 MCU的復(fù)位不可靠和 PC可能跑飛等問題。 FPGA的高可靠性還表現(xiàn)在幾乎可將整個系統(tǒng)下載于同一芯片中，實現(xiàn)所謂片上系統(tǒng)， 從而大大縮小了體積，易于管理和屏蔽。 由于 FPGA的集成規(guī)模非常大，可以利用先進的 EDA工具進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。由于設(shè)計開發(fā)工具具有通用性、設(shè)計使用的語言是標(biāo)準(zhǔn)化的，以及設(shè)計過程幾乎與所用 18 器件的硬件結(jié)構(gòu)沒有關(guān)系，因而設(shè)計開發(fā)成功的各類邏輯功能模塊的文本軟件具有很好的兼容性和可移植性。它幾乎可用于任何型號和規(guī)模的 FPGA中，從而使產(chǎn)品設(shè)計效率大幅度提高。 如果失去 PLD器件， EDA技術(shù)將是無源之水。 硬件描述語言 VHDL 硬件描述語言 (HDL， Hardware Description Language)是 EDA技術(shù)的重要組成部分，常用的硬件描述語言有 VHDL, Verilog, ABEL等， VHDL是 EDA技術(shù)的主流硬件描述語言之一，也是本文設(shè)計所采用的硬件描述語言。 VHDL的英文全名是 Very High Speed Integrated Circuit Hardware Description Language,誕生于 1982年。 1987年 VHDL被 IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。自 IEEE公布了VHDL(IE EE1076)的標(biāo)準(zhǔn)版本之后，各 EDA公司相繼推出了自己的 VHDL設(shè)計環(huán)境 ，或宜布自己的設(shè)計工具可以和 VHDL接口。此后 VHDL在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)化硬件描述語言。 1993年， IEEE對 VHDL進行了修訂，從更高抽象層次和系統(tǒng)描述能力上擴展了 VHDL的內(nèi)容，公布了新版本的 VHDL即 IEEE標(biāo)準(zhǔn)的 10761993，又得到了眾多 EDA公司的支持，在電子工程領(lǐng)域，己成為事實上的通用硬件描述語言。有專家預(yù)言，在新的世紀(jì)中， VHDL和 Verilog將承擔(dān)起幾乎全部的數(shù)字系統(tǒng)設(shè)計任務(wù) [10]。 VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口 。除了含有許多硬件特征的語句外， VHDL的風(fēng)格和語法十分類似于一般的計算機高級語言。 VHDL的程序結(jié)構(gòu)特點是將一項設(shè)計實體分成外部和內(nèi)部，外部是可視的，是端口，內(nèi)部是不可視的，是內(nèi)部功能和算法的完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成之后，其它的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是 VHDL系統(tǒng)設(shè)計的基本點。應(yīng)用 VHDL進行工程設(shè)計的優(yōu)點是多方面的，具體如下： (1)支持從系統(tǒng)級到門級電路的描述，同時也支持多層次的混合描述：描述形式可以是結(jié)構(gòu)描述，也可以是行為描 述，或二者兼而有之。 VHDL支持從上到下的設(shè)計，也支持從下到上的設(shè)計 。支持模塊化設(shè)計，也支持層次化設(shè)計。 (2)VHDL具有豐富的仿真語句和庫函數(shù)，在設(shè)計早期，即尚未完成設(shè)計時，就可以就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計項目進行仿真模擬。也就是在遠(yuǎn)離門級的較高層次上進行模擬，使設(shè)計一者在設(shè)計早期就能對整個設(shè)計項目的結(jié)構(gòu)和功能的可行性做出決策。 (3)VHDL具有行為描述能力和程序結(jié)構(gòu)，能支持大規(guī)模設(shè)計的模塊分解和已有設(shè)計模塊的再利用功能。 VHDL中設(shè)計實體的概念、程序包的概念、設(shè)計庫的概念都為大型設(shè)計 項目的分解和并行工作提供了有利的支持。這一點符合大規(guī)模電子系統(tǒng)的高效、高速設(shè)計完成必須由多人甚至由多個開發(fā)組共同并行工作才能實現(xiàn)的市場需求。 (4)用 VHDL完成的一個確定的設(shè)計項目，在 EDA工具軟件的支持下，編譯器將 VHDL所表達的電路功能自動地轉(zhuǎn)換為文本方式表達的基本邏輯元件連接圖 一網(wǎng)表文件。應(yīng)用 EDA工具的邏輯優(yōu)化功能，可以自動的把一個綜合后的設(shè)計項目變成一個更小、更高速的電路系統(tǒng)。反過來，設(shè)計者還可以從綜合和優(yōu)化后的電路獲得設(shè)計信息，反饋去更新修改 VHDL設(shè) 19 計描述，使之更加完善。 (5)VHDL對設(shè)計項目的描述具有獨立性，實際設(shè)計者可以在不懂硬件的結(jié)構(gòu)，不知最終實現(xiàn)的目標(biāo)器件為何的情況下，而進行獨立的設(shè)計。正是因為 VHDL的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)， VHDL的設(shè)計項目的目標(biāo)硬件器件具有廣闊的選擇范圍，其中包括各系列的 GPLD, FPGA及各種門陣列器件。 (6)VHDL具有類屬描述語句和子程序調(diào)用等功能，對于已完成的設(shè)計項目，在不改變源程序的條件下，只需改變類屬參數(shù)或函數(shù)，就能輕易改變設(shè)計項目的規(guī)模和結(jié)構(gòu)。 基于 EDA技術(shù)的“自頂向下”的設(shè)計方法 與傳統(tǒng)的設(shè)計方法不同，基于 EDA技術(shù) 則是“自頂向下”的設(shè)計方法，即將數(shù)字系統(tǒng)以適當(dāng)?shù)姆绞絼澐譃槎鄬幼酉到y(tǒng)，然后用硬件描述語言設(shè)計這些子系統(tǒng)，再通過邏輯接口的設(shè)計實現(xiàn)子系統(tǒng)的連接，具體的電路細(xì)化工作是在 EDA平臺上由計算機完成的。這種設(shè)計方法與具體的硬件無關(guān)，設(shè)計者可將精力集中在設(shè)計項目性能的提高和成本的降低上，具體的硬件實現(xiàn)用 PLD來完成，極大地提高設(shè)計效率?！白皂斚蛳隆钡脑O(shè)計方法的優(yōu)越性表現(xiàn)為： (1)頂層的功能描述可以完全獨立于目標(biāo)器件的結(jié)構(gòu)。在設(shè)計的最初階段，設(shè)計人員可不受芯片結(jié)構(gòu)的約束，集中精力對產(chǎn)品進行最適合市場需求的設(shè)計，從而避免 了傳統(tǒng)方法中的再設(shè)計風(fēng)險，縮短了產(chǎn)品的上市周期。 (2)設(shè)計成果的再利用可以得到保證?，F(xiàn)代電子產(chǎn)品的開發(fā)與生產(chǎn)正向著模塊化發(fā)展，向著軟硬核組合發(fā)展。對于以往成功的設(shè)計成果稍做修改、組合就能投入在利用，同時還能以 IP核的方式存檔。 (3)采用了結(jié)構(gòu)化的克服手段。一旦主系統(tǒng)基本功能結(jié)構(gòu)得到確認(rèn)，即可以實現(xiàn)多人多任務(wù)的并行工作，使設(shè)計規(guī)模和效率大幅度提高。 (4)在選擇實現(xiàn)系統(tǒng)的目標(biāo)器件的類型、規(guī)模、硬件結(jié)構(gòu)等方面有更大的自由度。 基于 EDA技術(shù)的電子電路設(shè)計流程 以目標(biāo)器件為 FPGA的 VHDL設(shè)計為例，其設(shè)計流 程如圖 ，具體說明如下： (1)設(shè)計輸入 。 將電路系統(tǒng)以一定的方式輸入給計算機。設(shè)計輸入有 2種方法最為常用 —— 圖形輸入法和 HDL文本輸入法，其中 HDL文本輸入是最基本、最有效、最通用的輸入方法。 (2)綜合。 也稱邏輯綜合，綜合就是將一種設(shè)計表示轉(zhuǎn)換為另一種設(shè)計表示的過程， EDA技術(shù)的綜合是在計算機軟件中自動完成的。當(dāng)輸入的 HDL文件在 EDA工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求 HDL源文件中的語句都是可綜合的。在綜合之后產(chǎn)生多種形式的網(wǎng)表文件，如 EDIF, VHDL, Verilog等標(biāo)準(zhǔn)形 式，在這種網(wǎng)表文件中用各自的格式描述電路的結(jié)構(gòu)。 綜合器的功能就是將設(shè)計者在 EDA平臺上的設(shè)計輸入文件，依據(jù)給定的硬件結(jié)構(gòu)和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至是更底層電路描述文件 ——網(wǎng)表文件。 綜合器是軟件描述與硬件實現(xiàn)的一座橋梁。綜合過程就是將電路的高級語言描述轉(zhuǎn)換成 20 低級的、可與 FPGA/CPLD的門陣列基本結(jié)構(gòu)相映射的網(wǎng)表文件。 (3)適配。適配器也稱結(jié)構(gòu)綜合器。適配器的功能是將綜合器產(chǎn)生的網(wǎng)表文 設(shè) 計 輸 入V H D L 輸 入 / 原 理 圖 輸 入（ 生 成 設(shè) 計 源 文 件 ）設(shè) 計 綜 合 （ 邏 輯 綜 合 ）邏 輯 綜 合 優(yōu) 化 ， 錯 誤 定 位（ 生 成 網(wǎng) 表 文 件 ， 功 能 仿真 文 件 等 ）F P G A / C P L D 適 配 （ 結(jié) 構(gòu) 綜 合 ）自 動 優(yōu) 化 ， 布 局 布 線 / 適 配（ 生 成 下 載 / 適 配