【正文】 。所指的實現(xiàn)方法就是利用一個LUT實)],[(fb現(xiàn)映射 。也就是說 字寬預先設定程序的LUT接受一個N位輸入向xc2量，輸出為 。各個映射 都由]1[],.0[??Nxbbb ])[,(nxcfb ])[,(nxcfb相應的二次冪加權并累加。利用如下圖（b）所示的移位加法器就能有效地實現(xiàn)累加。在N次查詢循環(huán)后就完成了對內(nèi)積 的運算。y 直接型 FIR 濾波器的原理結(jié)構(gòu)圖數(shù)字濾波器通常都是應用于修正或改變時域或頻域中信號的屬性。最為普通的數(shù)字濾波器是線性時不變量(linear timeinvariant，LTI)濾波器。LTI與輸入信號之間相互作用，經(jīng)過一個稱為線性卷積的過程，表示為 y=f*x,其中f是濾波器的脈沖信號，而 y是卷積輸出。線性卷積過程定義如下： ?][*][nfxy????kkknxfnfx][][LTI數(shù)字濾波器通常分成有限脈沖響應(finite impulse response,FIR)和無限脈沖響應(in finite impulse response,IIR)兩類。帶有常系數(shù)的 FIR濾波器是一種 LTI(linear timeinvariant,線性時不變量)數(shù)字濾波器。L 階或者長度為 L的 FIR輸出對應于輸入時間序列 x[n]的關系由一種有限卷積數(shù)量形式給出，具體如下：y[n]=x[x]*f[n]= ???10][Lkknfx其中從f[0] 0一直到f[L1] 0均是濾波器的L階的系數(shù)，同時也對應于??FIR的脈沖響應。對于LTI系統(tǒng)可以更為方便的將（）表達成z域內(nèi)的形式：Y(Z)=F(Z)X(Z)其中F(z)是FIR的傳遞函數(shù)，其z域內(nèi)的定義形式如下：F(z)=???10][Lkkf下圖給出了L階LTI型FIR濾波器的圖解。可以看出FIR濾波器是由一個“抽頭延遲線”加法器和乘法器的集合構(gòu)成的。傳給每個乘法器的操作就是一個FIR系數(shù)，顯然也可以稱作“抽頭權重” 。過去也將FIR濾波器稱為“橫向濾波器” ，就是說它的“抽頭延遲線”結(jié)構(gòu)。這種普通的直接型結(jié)構(gòu)是等到所有乘積產(chǎn)生之后再進行相加來完成乘加運算的，它實質(zhì)上是一個分節(jié)的延遲線，每一節(jié)的輸出加權累加使得到濾波器的輸出。這種做法所需的硬件電路規(guī)模比較大，而且電路的執(zhí)行速度也比較慢。在實際應用中，為了減少邏輯資源的占有量和提高系統(tǒng)的運算速度，對 FIR濾波器需要進行優(yōu)化處理?？紤]到 FIR濾波器的對稱性，本文首先對它的表達式進行優(yōu)化，然后在 FPGA實現(xiàn)中利用特有的查找表進行優(yōu)化。 具有轉(zhuǎn)置結(jié)構(gòu)的 FIR 濾波器直接 FIR模型的一個變種稱為轉(zhuǎn)置式 FIR濾波器，可以根據(jù)上圖中的 FIR濾波器來構(gòu)造：(1) 輸出互換(2) 顛倒信號流的方向(3) 用一個差分放大器代替一個加法器，反之亦然轉(zhuǎn)置式 FIR濾波器結(jié)構(gòu)如下土圖所示，通常是指 FIR濾波器的實現(xiàn)。該濾波器的優(yōu)點在于我們不在需要給 x[n]提供額外的移位寄存器，也沒有必要為達到高吞吐量給乘積的加法器添加額外的流水線級。下面的VHDL代碼實現(xiàn)了長為4的濾波器。LIBRARY lpm。USE 。USE 。USE 。ENTITY fir_gen ISGENERIC(W1:integer:=9。W2:integer:=18。W3:integer:=19。W4:integer:=11。L:integer:=4。Mpipe:integer:=3)。PORT(clk :IN STD_LOGIC。Load_x:IN STD_LOGIC。x_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。c_in:IN STD_LOGIC_VECTOR(W11DOWNTO 0)。y_out:OUT STD_LOGIC_VECTOR(W41DOWNTO 0))。END fir_gen。ARCHITECTURE flex OF fir_gen ISSUBTYPE N1BIT IS STD_LOGIC_VECTOR(W11DOWNTO 0)。SUBTYPE N2BIT IS STD_LOGIC_VECTOR(W21DOWNTO 0)。SUBTYPE N3BIT IS STD_LOGIC_VECTOR(W31DOWNTO 0)。TYPE ARRAY_NIBIT IS ARRAY(0 TO L1)OF N1BIT。TYPE ARRAY_N2BIT IS ARRAY(0 TO L1)OF N2BIT。TYPE ARRAY_N3BIT IS ARRAY(0 TO L1)OF N3BIT。SIGNAL x: N1BIT。SIGNAL y: N3BIT。SIGNAL c: ARRAY_N1BIT。SIGNAL p: ARRAY_N2BIT。SIGNAL a: ARRAY_N3BIT。BEGINLoad:PROCESSBEGINWAIT UNTIL clk=39。139。IF(Load_x=39。039。)THENc(L1)=c_in。FOR I INL2DOWNTO 0 LOOPc(I)=c(I+1)。END LOOP。ELSEx=x_in。END IF。END PROCESS Load。SOP:PROCESS(clk)BEGINIF clk39。event and (clk=39。139。)THENFOR I IN 0 TO L2 LOOPa(I)=(p(I)(W21)amp。p(I))+a(I+1)。END LOOP。a(L1)=p(L1)(W21)amp。p(L1)。END IF。y=a(0)。END PROCESS SOP。MulGen:FOR I IN 0 TO L1 GENERATEMuls:lpm_multGENERIC MAP(LPM_WIDTHA=W1,LPM_WIDTHB=W1,LPM_PIPELINE=Mpipe,LPM_REPRESENTATION=SIGNED,LPM_WIDTHP=W2,LPM_WIDTHS=W2)PORT MAP(clock=clk,data=x,datab=c(I),result=p(I))。END GENERATE。y_out=y(W31DOWNTO W3W4)。END flex。通過QuartusⅡ軟件編譯正確通過，其RTL級結(jié)構(gòu)如下圖所示：具體過程的第一步是Load,如果Load_x=0，就將系數(shù)下載到抽頭延遲線上。否則就將數(shù)據(jù)字下載到x寄存器中，第二步稱為SOP，執(zhí)行乘積和的計算，對乘積p(I)進行一位有符號擴展，并加到前面的部分乘積上。還要注意所有的乘法器都由generate聲明來舉例說明的，這一聲明允許額外流水線級的分配。最后，輸出y_out被賦以SOP除以256的植，因為事先假定的系數(shù)都是分數(shù)形式的（也就是 ） 。設計使用了890個LC，以46。72MHz的Registered ][?kf運行。要仿真這一長度為4的濾波器，先來研究一下Daubechies DB4濾波器系數(shù)：G(z)=[(1+ )+(3+ ) +(3 ) +(1 ) ]31?z32?z3?z241G(z)=+ + 將系數(shù)量化成8位（加上符號位）精度模式，結(jié)果如下：G(z)=（124+214 +57 33 ）/2561?z23?z= + + +2564567)(3下載了Daubechies濾波器系數(shù)的4抽頭可編程FIR濾波器仿真從波形圖可以看出在前面4個階段，我門將系數(shù){124，214，57，33}下載到抽頭延遲線。接下來通過將100下載到 x寄存器中來核對濾波器的脈沖響應。首次有效輸出出現(xiàn)在450ns之后，就像我們在波形圖上看到的一樣。4 結(jié)論與總結(jié) 數(shù)字濾波器日益發(fā)展，逐漸取代了傳統(tǒng)的模擬濾波器，在數(shù)字信號處理方面取得了長足的發(fā)展。由于 FIR濾波器具有 IIR濾波器所沒有的線性相位，在實現(xiàn)方面比較容易，所以具有廣泛的應用。本課題的主要設計任務就是要用FPGA實現(xiàn) FIR數(shù)字濾波器，主要討論了 FIR數(shù)字濾波器串行低通結(jié)構(gòu)。普通的直接型結(jié)構(gòu)直觀，但是當濾波器的階數(shù)比較大時，它實現(xiàn)起來就比較困難，不但又大量的運算，而且運算的速度也非常慢。對于 FIR數(shù)字濾波器的 FPGA實現(xiàn)，本文用了 VHDL語言進行了編程，具體是以一個轉(zhuǎn)置結(jié)構(gòu)的 FIR濾波器為例。利用 VHDL語言，采用可重復配置的 FPGA，降低了設計成本，提高了系統(tǒng)的適用性。由于 FIR濾波器的系數(shù)是常數(shù)，可以保存在 ROM中，在運算的通過查找表的方法可很快得到乘法輸出，減少了使用的資源和布線延時，節(jié)省了運算時間。 VHDL設計的驗證綜合等過程需要借助 VHDL的工具軟件來完成。本文采用可將 VHDL描述轉(zhuǎn)換為 FPGA實現(xiàn)的工具 QuartusⅡ軟件。它是國內(nèi)比較常用的一種仿真軟件，本次設計所用的是 QuartusⅡ，QuartusⅡ的邏輯綜合工具為VHDL語言設計能充分利用芯片的特點提供了有利條件。而且本設計中所用到的FLEX系列芯片，其特有的結(jié)構(gòu)能夠使 VHDL語言的存儲器設計事半功倍。 在本次畢業(yè)設計過程中，我學會了應用 QuartusⅡ軟件和 MATLAB軟件，大大提高了設計效率，基本上完成了本課題的任務。但是還有許多需要完善的地方，如根據(jù) FIR數(shù)字濾波器的對稱性，我們可以改進設計的 VHDL代碼，使只要用一半的系數(shù)即可實現(xiàn)濾波功能，這樣就可以節(jié)省大量的資源，使得設計更具有實用性。 謝 辭 本文是在我的指導老師魯迎春老師的悉心的指導下完成的。他對我們的設計進行了細心的指導，幫我們補習沒有上過的課程，除了每次見面時的指導外，還通過電話和電子郵件的方式了解我們設計的進展情況，以及幫我們修改設計的程序和論文。魯老師嚴謹?shù)闹螌W態(tài)度，讓我們受益匪淺，也順利地完成畢業(yè)設計的任務。對此，我向魯老師表示衷誠的謝意！此外，我還要特別學院為我們所作的工作，免費開放機房，以及學校四年來對我的培養(yǎng)與教育，在畢業(yè)設計期間學校圖書館為我們建立了豐富的數(shù)據(jù)庫資源，為我們能順利完成畢業(yè)設計提供了很大的幫助。最后我要感謝父母長期以來對我的支持，以及同學的幫助，才能使我得以順利完成本次畢業(yè)設計。再次向他們表示衷心的感謝！ 參考文獻[1] 鄭君里. 《信號與系統(tǒng)》 北京：高等教育出版社 2022[2] 義勝 《信號處理濾波器設計》 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